"ise11.5 2-dimension array-bus schematic" braucht eure hilfe

gast007 Gast #1666031
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hallo zusammen,

in vhd-code hab ich so ein entity:

1
library work;

2
use work.global_package.all;

3


4
entity registerfile is

5
    Port ( d : inout  STD_LOGIC_VECTOR (15 downto 0);

6
           reg_0x1000 : out  reg32x16; --- 32*16

7
           clk : in  STD_LOGIC;

8
           rd : in  STD_LOGIC;

9
           wr : in  STD_LOGIC;

10
           cs : in  STD_LOGIC;

11
           adr: in STD_LOGIC_VECTOR (5 downto 1)

12
           );

13
end registerfile ;


in global_package steht die type-definition:

1
 type reg16 is array (natural range <>) of std_logic_vector (15 downto 0); 

2
 subtype reg32x16 is reg16 (0 to 31);



wenn ich dies entity nach symbol in ise transformieren lasse, dann sehe 
ich die outputs "reg_0x1000" als ob sie ein vector von (31 downto 0) 
wäre !? siehe bitte anhang.

meine frage ist: wie kann man einzelen vektor oder bits in einem Vektor 
in schematic zugreifen?
(also z.b. in vhdl : reg_0x1000(0) : ist 1. vektor 16bit
                     reg_0x1000(0)(3 downto 0) : ist 4 bits von 1. 
vektor 16bit)

.....

vielen dank für ihre antwort^^
lg
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Duke Scarring Gast #1667231
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gast007 schrieb:
> Man sieht besser oder!?

Prinzipiell schon. Leider ist der Schematic Editor von Xilinx eine 
mittlere Katastrophe (das letzte Mal habe ich mit ISE8 was damit 
gemacht, ich kann mir nicht vorstellen, das es inzwischen wesentlich 
besser geworden ist.)

Prinzipiell gibt es gute Schaltpaleneditoren (z.B. der vom Altium 
Designer), nur bei Xilinx/ISE macht man da besser einen Bogen drum, wenn 
man Bißspuren in der Tischkante vermeiden will.

Duke
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