Hilfe für IDELAY

Wenn ich den OFFSET IN BEFORE Constraint benutze, wird dann auch ein 
IDELAY verwendet oder wird das dann über längere Leitungen realisiert?

Demnach muss ich ein IDELAY selber einfügen.

Und ich dachte schon ich gebe einfach das Constraint an und der Compiler 
routet mir das ganze so das es eingehalten wird.

Demnach muss ich ein Constraint erzeugen und ein IDELAY einfügen. Mit 
dem Constraint überprüft dann der Compiler ob mit Hilfe des IDELAY die 
Setup Time eingehalten wird.

Auf meinem Board ist das ganze wie folgt geroutet. Die Datenleitung und 
die Datenready-Leitung sind gleich lang. Die Datenreadyleitung geht auf 
einen Globalen Clock Eingang beim FPGA.

Im Datenblatt des AD-Wandlers (siehe oben) steht das zwischen der 
Datareadyleitung und den Datenleitungen im typischen Fall ein Skew von 
0ps vorhanden ist. Jedoch kann auch ein Skew von +- 500ps vorhanden 
sein. Dadurch bin ich der Meinung das man diesen Worst Case Fall 
abfangen muss, indem man die Datareadyleitung um mindestens 500ps 
verzögert.

Also muss ich beim Constraint angeben, das die Datenreadyleitung einen 
maximalen Takt von 200MHz besitzt. Das IDELAY werde ich dann zwischen 
dem Globalen Clock Pin und dem BUFG setzen. Dadruch verzöger ich das 
ganze um 624ps --> 8 Steps a 200MHz. Das IDELAY benötigt laut Datenblatt 
einen Clock als Referenz. Auf meinem Board ist ein 50MHz Quarzoscillator 
verbaut, der mit einem Globalen Clock Eingang verbunden ist. Aus dem 
50MHz Clock erzeuge ich dann ein 200MHz Clock, den ich dann als 
Referenzsignal für das IDELAY verwende.

Ist das so richtig oder mache ich da einen Denkfehler. Ich hoffe das ich 
morgen ein kleines Testprogramm schreiben kann und dann darüber 
berichten kann.

Schon mal vielen Dank für die bereits gegebenen Informationen.

Gut dann versuche ich heute mal ein kleines Testprogramm zu erstellen.