Verhalten von RS FlipFlop

Natürlich sindS und R asynchron. Schau dir das Datenblatt des 74HC74 an, 
z.B. Dort sind S und R allerdings low-aktiv, aber ist ja egal - man 
erkennt dort, dass man mit den beiden Eingängen das FF tatsächlich 
asynchron zum Takt setzen / resettieren kann.

Die Hinweise auf den 74xx74 sind insofern richtig, als es sich bei 
diesem ebenso wie in der Aufgabe um ein D-Flipflop handelt. Allerdings 
muß dringend beachtet werden, daß in der Aufgabe die S und R Anschlüsse 
H-aktiv sind, der Takteingang hingegen invertiert, also auf die 
fallende Flanke reagiert. Beim 74xx74 ist es jeweils genau anders 
herum.

Wenn rot stimmt, dann kann das nur mal wieder so ein Steinzeit-Flipflop 
sein. Irgendwas mit zustandsgesteuertem Takt oder ähnlichem Geraffel aus 
der Computersteinzeit.
Welche "abratigen" Flipflops wedren denn im Moment gelehrt? Genau die 
werden wahrscheinlich in der Prüfungsaufgabe verwendet werden.

Ein normals D-Flipflop ist es auf jeden Fall nicht oder es ist ein 
Trollversuch mit dem gezeigten roten Verlauf von Q.

Helmut S. schrieb:
> Steinzeit-Flipflop

das dachte ich auch. Irgend so etwas obskures aus dem Beuth 
'Digitaltechnik' wird es sein. Siemens FZH Familie oder sowas ;-) ich 
bin immer wieder erstaunt, wie ewiggestrig manche Professoren sind und 
solch veraltetes Zeug lehren.

Wenn man rot betrachtet könnte es noch ein 'transparent latch' sein, 
ähnlich HC373.

HildeK schrieb:
> Ja, aber laut Schaltzeichen ist nicht mal flankengetriggert. Also: alle
> Hinweise auf ein 74xx74 sind falsch :-).

ja, und des weiteren wird der Clock 2 mal negiert, denn !Clk1 wird auf 
den Input C1 geführt, der nochmals invertiert ist. ;-)

Schlumpf schrieb:
> um die Spreu vom Weizen zu trennen.

Mit DER Frage 'Spreu vom Weizen'? :)

Na ja, einige scheinen ja noch nich mal geschnallt zu haben das Q in der 
Zeichnung, die eingezeichneten Antwortmöglichkeiten des TOs sind und 
es sich hier nicht um die Frage handelt 'Was für ein IC is das'.

chris schrieb:
> R und S sind extra Set/Reset-Eingänge die ohne Taktung von !Clk
> den Q/!Q beeinflussen.
Das wäre dann ein eigentlich FDRS Flipflop. Bei dem werden allerdings 
auch die R uns S Eingänge synchron zum Takt ausgewertet:
http://www1.pldworld.com/@xilinx/html/technote/tool/manual/15i_doc/alliance/lib/lib5_28.htm
Ein Flipflop mit asynchronem Preset und Clear nennt sich FDCP 
Flipflop:
http://www1.pldworld.com/@xilinx/html/technote/TOOL/MANUAL/15i_doc/ALLIANCE/lib/lib5_14.htm

> Mit nen bisschen suche findet man das auch im Net..
Man sollte die Aufgaben vor dieser Aufgabe kennen, nur dann kann man 
wissen, um welches Flipflop es sich tatsächlich handelt. Dass sich die 
Pegel dieser R und S Eingänge immer so hübsch vor und nach einer 
Taktflanke ändern, deutet auf ein synchrones FDRS Flipflop hin.

Sowieso ist der Takteingang mit seinem Invertierungskringel und dem 
fehlenden Dreieck eigenartig gezeichnet. Ich bein geneigt, anzunehmen, 
es wäre ein unvollständig gezeichneter Takteingang, der auf die fallende 
Flanke des Taktsignals reagiert.
Und wie das Taktsignal aussieht bzw. wo dessen fallende Flanken sind, 
das steht in der obersten Zeile des Diagramms. Man muss ishc also zur 
Lösung ausschließlich die 7 fallenden Flanken und die Pegel der paar 
Eingänge anschauen. Gnädigerweise sind niemals R uns S bei einer 
fallenden Flanke gesetzt, deshalb muss man sich auch keinen Gedanken zu 
deren Priorität machen. Dann fehlt nicht mehr viel zur Lösung...

Anon A. schrieb:
> In der korrigierten Lösung scheint das aber nicht der Fall zu sein.
> Kann uns jemand erklären unter welchen Bedingungen bei diesem FlipFlop
> der Ausgang Q auf 1 geht?
Das kann nur der Prof, der exakt genau dieses kuriose "Flipflop" 
definiert hat.
Das fehlende Dreieck ist aber hier offenbar wie schon ein paar Mal 
vermutet ein Indiz für ein pegelgesteuertes low-aktives Latch. Solche 
Aufgaben sind Unsinn, denn solche Bauteile gibt es im realen Leben 
nicht.

> In der korrigierten Lösung
Wenn das rote Gekritzel die Korrektur ist, dann halte ich zumindest das 
eigenartige Gezappel bei der dritten fallenden Flanke für äusserst 
diskutabel. Denn diese fallende Flanke müsste dann wohl deutlicher mit 
dem R Signal korrelieren...

Fazit:
> In der korrigierten Lösung
Wenn das rote Gekritzel die Korrektur ist und deren Flanken auf die 
jeweils nächste Signalflanke von Clk, R und S ausgerichtet wird, dann 
ist das ein low-transparentes Latch mit asynchonem Clear und synchronem 
Set. So ein unsinniges Bauteil gibt es nicht...

Gibts FF aus Silizium, welches tatsächlich synchrone R und S hat? Falls 
ja - habe ich noch nie gebraucht.

H.Joachim S. schrieb:
> Gibts FF aus Silizium, welches tatsächlich synchrone R und S hat?
Nicht als Einzelbauteil, aber wie gesagt: in FPGAs ist das einer der 
beiden üblichen Standards.

> Falls ja - habe ich noch nie gebraucht.
Stichwort: taktsynchrones Design. Da könnten Set- und Reset allerdings 
auch in die vorgeschaltete Logik aufgenommen werden. Die FPGA-Toolchain 
verwendet die dann quasi als zusätzliche "Logikeingänge" zum Steuern des 
Flipflops.

In den Datenblättern zu FFs steht immer auch eine Wahrheitstabelle, 
woraus hervorgeht, welche Eingänge wie funktionieren.
Ohne Angabe des genauen Typs ist es undefiniert.
Anbei z.B. für den CD4013 von TI.