Forum: Mikrocontroller und Digitale Elektronik Verhalten von RS FlipFlop


von Anon A. (anon1234)


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Hallo,

in der Uni haben wir folgende Aufgabe und sind uns nicht ganz sicher, ob 
wir die Funktion des FlipFlops richtig verstanden haben. Wir sind 
eigentlich davon ausgegangen, dass Set - und Reset-Ausgänge (1S / 1R) 
nur asynchron Sinn ergeben. In der korrigierten Lösung scheint das aber 
nicht der Fall zu sein. Kann uns jemand erklären unter welchen 
Bedingungen bei diesem FlipFlop der Ausgang Q auf 1 geht?

Vielen Dank schon mal für eure Hilfe :)

von Tobias P. (hubertus)


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Natürlich sindS und R asynchron. Schau dir das Datenblatt des 74HC74 an, 
z.B. Dort sind S und R allerdings low-aktiv, aber ist ja egal - man 
erkennt dort, dass man mit den beiden Eingängen das FF tatsächlich 
asynchron zum Takt setzen / resettieren kann.

von Wolfgang (Gast)


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Anon A. schrieb:
> Vielen Dank schon mal für eure Hilfe :)

Das ist ein D-FlipFlop. Und entsprechend benimmt es sich, solange R und 
S auf low sind.
Im Datenblatt des 74hc74 findest du unter 8.1 die Prinzipschaltung. 
Damit sollte es klar werden. R und S heißen dort CLR bzw. PRE und sind 
invertiert. Das tut der Schönheit aber keinen Abbruch.
http://www.ti.com/lit/ds/symlink/sn74hc74.pdf

von Axel S. (a-za-z0-9)


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Die Hinweise auf den 74xx74 sind insofern richtig, als es sich bei 
diesem ebenso wie in der Aufgabe um ein D-Flipflop handelt. Allerdings 
muß dringend beachtet werden, daß in der Aufgabe die S und R Anschlüsse 
H-aktiv sind, der Takteingang hingegen invertiert, also auf die 
fallende Flanke reagiert. Beim 74xx74 ist es jeweils genau anders 
herum.

von Helmut S. (helmuts)


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Wenn rot stimmt, dann kann das nur mal wieder so ein Steinzeit-Flipflop 
sein. Irgendwas mit zustandsgesteuertem Takt oder ähnlichem Geraffel aus 
der Computersteinzeit.
Welche "abratigen" Flipflops wedren denn im Moment gelehrt? Genau die 
werden wahrscheinlich in der Prüfungsaufgabe verwendet werden.

Ein normals D-Flipflop ist es auf jeden Fall nicht oder es ist ein 
Trollversuch mit dem gezeigten roten Verlauf von Q.

: Bearbeitet durch User
von HildeK (Gast)


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Axel S. schrieb:
> Die Hinweise auf den 74xx74 sind insofern richtig, als es sich bei
> diesem ebenso wie in der Aufgabe um ein D-Flipflop handelt. Allerdings
> muß dringend beachtet werden, daß in der Aufgabe die S und R Anschlüsse
> H-aktiv sind, der Takteingang hingegen invertiert, also auf die
> fallende Flanke reagiert. Beim 74xx74 ist es jeweils genau anders
> herum.

Ja, aber laut Schaltzeichen ist nicht mal flankengetriggert. Also: alle 
Hinweise auf ein 74xx74 sind falsch :-).

von Tobias P. (hubertus)


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Helmut S. schrieb:
> Steinzeit-Flipflop

das dachte ich auch. Irgend so etwas obskures aus dem Beuth 
'Digitaltechnik' wird es sein. Siemens FZH Familie oder sowas ;-) ich 
bin immer wieder erstaunt, wie ewiggestrig manche Professoren sind und 
solch veraltetes Zeug lehren.

Wenn man rot betrachtet könnte es noch ein 'transparent latch' sein, 
ähnlich HC373.

von Tobias P. (hubertus)


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HildeK schrieb:
> Ja, aber laut Schaltzeichen ist nicht mal flankengetriggert. Also: alle
> Hinweise auf ein 74xx74 sind falsch :-).

ja, und des weiteren wird der Clock 2 mal negiert, denn !Clk1 wird auf 
den Input C1 geführt, der nochmals invertiert ist. ;-)

von Schlumpf (Gast)


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Das sieht aus, wie ein Latch.
Wenn CLK = 0 ist, ist es transparent und bei CLK = 1 speichert es den 
letzen Zustand von D.
R und S sind unabhängig vom Zustand von CLK.

Gruß an euren Prof:
Sowas ist ein Relikt aus den 80ern und es würde ihm gut stehen, sein 
Vorlesungsmaterial an den Stand des 21. Jahrhunderts anzupassen.

von nachtmix (Gast)


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Schlumpf schrieb:
> Gruß an euren Prof:
> Sowas ist ein Relikt aus den 80ern und

... offenbar ist es alt genug, dass du es nicht kennst, und vielleicht 
ist gerade das die Intention des Profs um Schummeleien zu erschweren.

von Schlumpf (Gast)


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nachtmix schrieb:
> ... offenbar ist es alt genug, dass du es nicht kennst,

Täusche dich da mal nicht ;-)

> und vielleicht ist gerade das die Intention des Profs um Schummeleien zu
> erschweren.

Was für Schummeleien?

Ziel sollte es doch sein, die Studierenden auf den aktuellen Stand der 
Technik zu bringen. Und wenn sie den verstanden haben, dann ist es doch 
perfekt.
Und in der aktuellen Digitaltechnik gibt es genug "Stolperfallen", die 
man abprüfen kann, um die Spreu vom Weizen zu trennen. Aber vielleicht 
kennst du die ja noch nicht ;-)

von Teo D. (teoderix)


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Schlumpf schrieb:
> um die Spreu vom Weizen zu trennen.

Mit DER Frage 'Spreu vom Weizen'? :)

Na ja, einige scheinen ja noch nich mal geschnallt zu haben das Q in der 
Zeichnung, die eingezeichneten Antwortmöglichkeiten des TOs sind und 
es sich hier nicht um die Frage handelt 'Was für ein IC is das'.

von chris (Gast)


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R und S sind extra Set/Reset-Eingänge die ohne Taktung von !Clk den Q/ 
!Q beeinflussen.

Mit nen bisschen suche findet man das auch im Net..

von Lothar M. (Firma: Titel) (lkmiller) (Moderator) Benutzerseite


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chris schrieb:
> R und S sind extra Set/Reset-Eingänge die ohne Taktung von !Clk
> den Q/!Q beeinflussen.
Das wäre dann ein eigentlich FDRS Flipflop. Bei dem werden allerdings 
auch die R uns S Eingänge synchron zum Takt ausgewertet:
http://www1.pldworld.com/@xilinx/html/technote/tool/manual/15i_doc/alliance/lib/lib5_28.htm
Ein Flipflop mit asynchronem Preset und Clear nennt sich FDCP 
Flipflop:
http://www1.pldworld.com/@xilinx/html/technote/TOOL/MANUAL/15i_doc/ALLIANCE/lib/lib5_14.htm

> Mit nen bisschen suche findet man das auch im Net..
Man sollte die Aufgaben vor dieser Aufgabe kennen, nur dann kann man 
wissen, um welches Flipflop es sich tatsächlich handelt. Dass sich die 
Pegel dieser R und S Eingänge immer so hübsch vor und nach einer 
Taktflanke ändern, deutet auf ein synchrones FDRS Flipflop hin.

Sowieso ist der Takteingang mit seinem Invertierungskringel und dem 
fehlenden Dreieck eigenartig gezeichnet. Ich bein geneigt, anzunehmen, 
es wäre ein unvollständig gezeichneter Takteingang, der auf die fallende 
Flanke des Taktsignals reagiert.
Und wie das Taktsignal aussieht bzw. wo dessen fallende Flanken sind, 
das steht in der obersten Zeile des Diagramms. Man muss ishc also zur 
Lösung ausschließlich die 7 fallenden Flanken und die Pegel der paar 
Eingänge anschauen. Gnädigerweise sind niemals R uns S bei einer 
fallenden Flanke gesetzt, deshalb muss man sich auch keinen Gedanken zu 
deren Priorität machen. Dann fehlt nicht mehr viel zur Lösung...

Anon A. schrieb:
> In der korrigierten Lösung scheint das aber nicht der Fall zu sein.
> Kann uns jemand erklären unter welchen Bedingungen bei diesem FlipFlop
> der Ausgang Q auf 1 geht?
Das kann nur der Prof, der exakt genau dieses kuriose "Flipflop" 
definiert hat.
Das fehlende Dreieck ist aber hier offenbar wie schon ein paar Mal 
vermutet ein Indiz für ein pegelgesteuertes low-aktives Latch. Solche 
Aufgaben sind Unsinn, denn solche Bauteile gibt es im realen Leben 
nicht.

> In der korrigierten Lösung
Wenn das rote Gekritzel die Korrektur ist, dann halte ich zumindest das 
eigenartige Gezappel bei der dritten fallenden Flanke für äusserst 
diskutabel. Denn diese fallende Flanke müsste dann wohl deutlicher mit 
dem R Signal korrelieren...

Fazit:
> In der korrigierten Lösung
Wenn das rote Gekritzel die Korrektur ist und deren Flanken auf die 
jeweils nächste Signalflanke von Clk, R und S ausgerichtet wird, dann 
ist das ein low-transparentes Latch mit asynchonem Clear und synchronem 
Set. So ein unsinniges Bauteil gibt es nicht...

: Bearbeitet durch Moderator
von H.Joachim S. (crazyhorse)


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Gibts FF aus Silizium, welches tatsächlich synchrone R und S hat? Falls 
ja - habe ich noch nie gebraucht.

von Schlumpf (Gast)


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Teo D. schrieb:
> und
> es sich hier nicht um die Frage handelt 'Was für ein IC is das'.

Richtig, aber es wäre m.E. trotzdem besser, die Fragen so zu stellen, 
dass sie sich auf real exisiterende Bauteile bezieht.

Lothar M. schrieb:
> dann
> ist das ein low-transparentes Latch mit asynchonem Clear und synchronem
> Set. So ein unsinniges Bauteil gibt es nicht...

Stimmt, an der letzten steigenden Flanke von Q sieht man, dass S 
synchron ist.. Das ist ja noch schwachsinniger ;-)

Ein rein akademisches Latch-Flop-Dings mit einem lustigen 
Fantasiesymbol, welches in keinster Weise die Funktion korrekt 
darstellt.

von Lothar M. (Firma: Titel) (lkmiller) (Moderator) Benutzerseite


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H.Joachim S. schrieb:
> Gibts FF aus Silizium, welches tatsächlich synchrone R und S hat?
Nicht als Einzelbauteil, aber wie gesagt: in FPGAs ist das einer der 
beiden üblichen Standards.

> Falls ja - habe ich noch nie gebraucht.
Stichwort: taktsynchrones Design. Da könnten Set- und Reset allerdings 
auch in die vorgeschaltete Logik aufgenommen werden. Die FPGA-Toolchain 
verwendet die dann quasi als zusätzliche "Logikeingänge" zum Steuern des 
Flipflops.

: Bearbeitet durch Moderator
von Peter D. (peda)


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In den Datenblättern zu FFs steht immer auch eine Wahrheitstabelle, 
woraus hervorgeht, welche Eingänge wie funktionieren.
Ohne Angabe des genauen Typs ist es undefiniert.
Anbei z.B. für den CD4013 von TI.

von HildeK (Gast)


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Peter D. schrieb:
> Ohne Angabe des genauen Typs ist es undefiniert.

Den Typ muss es ja nicht real geben, es ist eine 
Seminar-/Prüfungsaufgabe.
Da kann man sich da vieles ausdenken, trotzdem sollte eben dessen 
Verhalten spezifiziert sein.

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