Programmierbarer Frequenzteiler (max. 1 MHz : 100 Hz)

Nimm einen kleinen µC und variier im Programmcode die Grenze für das 
Rücksetzen eines Zählers.
Glatte Werte wie du sie nennst werden wohl mit herkömmlichen 
Digitalbausteinen zum Taktteilen kaum zu realisieren sein, da du immer 
Potenzen von 2 als Teiler hast.
Aber mit einem Attiny (oder Atmega wenn du mehr Teilerverhältnise über 
DIP-Schalter einstellen willst) ist das ja sehr einfach und schnell 
gelöst.

Julian S. schrieb:
> Aber mit einem Attiny (oder Atmega wenn du mehr Teilerverhältnise über
> DIP-Schalter einstellen willst) ist das ja sehr einfach und schnell
> gelöst.

Und du meinst der ATtiny kann 100MHz?

Ich wuerde da mit einem FPGA oder CPLD machen.

Danke schon mal für eure Hilfe!

Sorry, hatte mich wohl vertippt. Die Eingangsfreqzenz ist 1 MHz. Es 
kommt nicht darauf an, dass die Teilung mit glatten Werten ist. Man 
sollte nur in der Gegend von 100 Hz landen.

Würde das am liebsten ohne einen µC mit herkömmlichen Digitalbausteinen 
machen.

Für hohe einstellbare Teilungen sind 74HC40103 oder 74HC4059 die 
üblichen Verdächtigen. Für das symmetrische Tastverhältnis muss noch ein 
D-Flipflop nachgeschaltet werden, z.B. ein halber 74HC74.
Ein 40103 teilt durch 3...256, wenn man den Ausgang "TC" mit dem 
synchronen Preset "/SPE" verbindet, es werden keine zusätzlichen Gatter 
benötigt.
Der 4059 im großen 24-pin-Gehäuse teilt mit unterschiedlichen 
Konfigurationen bis > 20000. Die Konfiguration ist etwas 
unübersichtlich, aber beide Teiler können über Jumper oder Mäuseklavier 
einstellbar gemacht werden, ein Widerstandsnetzwerk als Pull-Up muss 
noch dran.

Der 74HC40103 sieht echt gut aus! Wenn ich zwei davon hintereinander 
hänge, dann komme ich auch mit der Frequenz weit genug hinunter.

Allerdings stehe ich entweder auf dem Schlauch oder stelle mich sehr 
blöd an. Ich werde aus dem Datenblatt nicht schlau. Wie finde ich denn 
heraus was ich wie anschließen muss, damit sich eine bestimmte Teilung 
ergibt?

Chris G. schrieb:
> Sorry, hatte mich wohl vertippt. Die Eingangsfreqzenz ist 1 MHz. Es
> kommt nicht darauf an, dass die Teilung mit glatten Werten ist. Man
> sollte nur in der Gegend von 100 Hz landen.

Dann verstehe ich nicht, warum der Teiler programmierbar sein muß? Von 
1MHz auf 100Hz kommt man ganz glatt mit einem Teilerverhältnis von 
10000:1. Man muß also lediglich 4 Dezimalzähler kaskadieren.

Z.B. 2 Stück 74HC390. Wenn man die geeignet beschaltet, kriegt man die 
100Hz auch mit 50% Tastverhältnis.

Wenn es statt 100Hz auch 122Hz sein dürfen, kann man einen Teiler 8192:1 
(vulgo: 13-Bit Binärzähler) verwenden. Den gibts dann z.B. als 4020 
(HCF4020, CD4020, 74HC4020) als fertigen IC.

Der 40103 zählt vom Preset-Wert rückwärts auf Null herunter. Bei Null 
wird der Ausgang TC für einen Takt low. Den kann man als Takt für den 
nächsten 40103 nehmen, dessen Ausgang TC dann beide Zähler gleichzeitig 
über /PE synchron auf Anfang stellt.
(Im Datenblatt von Philips das hier verlinkt ist fehlt das S von /SPE, 
das Intersil benutzt)
Da der synchrone Preset erst nach dem Zählerstand Null erfolgt, kann man 
auch auf 255 setzen lassen, damit teilt er durch 256.

ich sehe gerade, dass die CMOS-Bauteile von Intersil/Harris heute zu 
Texas Instruments gehören:
http://www.ti.com/lit/ds/symlink/cd74hc40103.pdf
im Datenblatt zur alten CMOS-Version von RCA/Harris gibt es auch zwei 
Pläne zur Kaskadierung:
http://www.datasheetarchive.com/dlmain/Datasheets-15/DSA-296248.pdf
auf der letzten Seite, synchron oder asynchron