Hallo µc community, Ich habe diese Frage bereits im Xilinx Community Forum gestellt, habe jedoch keine Antwort darauf erhalten: Es ist geplant, in einen hauseigenen ADC ein JESD204b Subclass 0 Interface (kein Sysref, nur Sync, ...) einzuarbeiten. Die Entscheidung steht momentan noch nicht fest, da sich bei der Evaluierung des JESD204b IP Cores von Xilinx herausgestellt hat, dass eine Mindestdatenrate von 1 Gbps vorgeschrieben ist. Das aktuelle Design würde jedoch deutlich langsamer takten und bevor der SERDES Block überarbeitet wird, soll nun in Erfahrung gebracht werden, wo die Limitierung auf Seite des FPGAs liegt. Soweit zur Vorgeschichte. Zur Verfügung stehen momentan Xilinx Kintex-7 FPGAs, deren Gigabit Transceiver laut Datenblatt ab 0.5 Gbps arbeiten können. Weiß jemand, warum dann 1 Gbps für den JESD204b Core erforderlich sind? Hat jemand schon einmal mit dem JESD Interface auf Xilinx FPGAs gearbeitet und kann mir Erfahrungswerte nennen? Es sollte doch auch möglich sein, den LogiCore langsamer zu taken, oder irre ich mich? Gruß, Bernhard €: Die angegebenen Datenraten beziehen sich auf ein einzige Lane, nicht auf die Gesamtdatenrate.
Gast
#5060155
Manche Xilinx FPGAs können auch nur bis zu 0.625GBit runter gehen. Vielleicht hat es Xilinx sich da nur einfach gemacht und 1 GBit festgelegt.
Gast
#5073102
Wir haben uns einen JESD204-Core von einem Studenten bauen lassen. Allerdings auch explizit für die MGTs. Beim Spartan 6(T) ging es bis 3 GBit/Lane und beim Kintex 7 bis 6 GBit/Lane, WIMRE. Wenn es nicht so schnell sein muß, kann man ja auch die 'normalem' IO mit entsprechendem SERDES nehmen. Duke
Danke für die Antworten. @Duke: Weißt du noch wie lange der Student für die Implementierung gebraucht hat und welche Modi in der Arbeit(szeit) enthalten waren? Nur Subclass 0 (kein Sysref) oder auch Subclass 1 und 2 ?
Gast
#5074154
Für die Implementierung wurden ca. 2 Monate benötigt. Aber je nach Vorkenntnissen und vorhandener Erfahrungen kann das auch kürzer gehen oder beliebig länger dauern. Da der verwendete ADC nur Subclass 0 und Subclass 1 konnte, wurden auf Empfängerseite auch nur diese implementiert. Wenn ich das richtig sehe besteht der Aufwand beim Empfänger in der Prüfung der Daten und beim Sender in der Berücksichtigung von SYSREF (Subclass 1) bzw. SYNC (Subclass 2). Duke
Vielen Dank für die ausführliche Auskunft. Ich nehme an, dass zusätzlich zu den 2 Monaten noch einiges an Zeit gebraucht wurde um etwaige Timing Probleme im FPGA auszubügeln? Bernhard
Gast
#5075940
Bernhard D. schrieb: > Ich nehme an, dass zusätzlich zu den 2 Monaten noch einiges an Zeit > gebraucht wurde um etwaige Timing Probleme im FPGA auszubügeln? Nö, das wurde in diesem Fall durch die Vorkenntnisse und die vorhandene Erfahrungen kompensiert :-) Es war ja nicht der erste ADC den wir zum Rennen gebracht haben.