Warum sitzt da ein P-MOS?

Johannes H. schrieb:
> aber für Eingangsspannungen
> jenseits der zulässigen Spannung würde dann wohl einen wählen, der eine
> etwas geringere Schwellenspannung als 3,6V hat?

Ich lese aus den Angaben eher, dass die Schwellenspannung deutlich 
(nicht nur ein bisschen) unter 1,7V liegen sollte.

(Sinnvollerweise sollte der FET im Betrieb der Schaltung möglichst 
niederohmig sein, was heißt, dass er bei der Betriebsspannung nicht 
gerade mal so anfangen sollte, zu leiten, sondern schon gut 
durchgeschaltet haben sollte.)

Hm, Verpolschutz leuchtet ein.

@M.A.S.
Klar, da hast Du recht. Aber wie wird das dann gehandhabt, wenn z.B. so 
ein Supercap angeschlossen wird?
Das steht doch dann in Konflikt mit dem Zitat aus dem Artikel:

"Die Ausgangsspannung entspricht hierbei, bei geringer Stromentnahme, 
ungefähr der Schwellspannung "UP" des eingesetzten Transistors.

        UA  ≈ UP        (1)"

Johannes H. schrieb:
> Bei Betrieb mit ausschließlich einer Knopfzelle könnte der PMOS also
> entfallen, oder?
Wenn du sie nicht verkehrt herum einlegen kannst. Oder ein verkehrtes 
Einlegen nichts schadet...

Johannes H. schrieb:
> Hm, Verpolschutz leuchtet ein.
http://www.lothar-miller.de/s9y/categories/39-Verpolschutz

> Das steht doch dann in Konflikt mit dem Zitat aus dem Artikel
Du vergleichst da Kraut mit Rüben. Das Zitat passt zur Schaltung auf der 
verlinkten Seite. Aber nicht zum geposteten Verpolschutz.

Johannes H. schrieb:
> aber für Eingangsspannungen jenseits der zulässigen Spannung würde dann
> wohl einen wählen, der eine etwas geringere Schwellenspannung als 3,6V
> hat?
Die Schwellenspannung sollte signifikant niederiger sein. Denn die 
Schwellenspannung gibt an, ab wann der FET beginnt zu sperren. Du willst 
ihn aber leitend sehen. Satt leitend...