Actel Proasic3 flashen

Gibt es offengelegte Programmieralgorithmen( BSDL 1532) fuer die 
Bausteine?

Hallo Antti,

Du schreibst:

2) UrJTAG sehr langsam, aber moglich

Was benoetigt man dazu an Hardware und wie programmjiert man damit dann 
das Actel FPGA?

Ich besitze ein >Xilinx DLC5 JTAG Parallel Cable III< und kann mit:

jtag>cable dlc5 parallel 0x378
jtag>detect

auf ein CPLD zugreifen.
Waere das Kabel auch geeignet um ein Actel ProASIC3 zu flashen?

Ich habe nun das Actel angeschlossen >detect liefert:

IR length: 8
Chain length: 1
Device Id: 00000010101000010010000111001111 (0x0000000002A121CF)
  Unknown manufacturer!
chain.c(149) Part 0 without active instruction
chain.c(200) Part 0 without active instruction
chain.c(149) Part 0 without active instruction

Das habe ich nun erstellt. Es fehlen aber noch 1 oder mehrere Dateien. 
Weiss jemand wie man die erstellt?

auf detect antwortet die Hardware nun:

jtag> detect
IR length: 8
Chain length: 1
Device Id: 00000010101000010010000111001111 (0x0000000002A121CF)
  Manufacturer: Actel
  Part(0):         A3P125
  Stepping:     0
  Filename:     c:\programme\urjtag\data/actel/a3p125/a3p125
Unable to open file `c:\programme\urjtag\data/actel/a3p125/a3p125 
go=-1'!
chain.c(149) Part 0 without active instruction
chain.c(200) Part 0 without active instruction
chain.c(149) Part 0 without active instruction
jtag>

Danke erst einmal bis hierher :-)

svf abc_PROGRAM.svf

requested frequency 4000000, now calibrating delay loop
new real frequency 136533, delay 0
operating without delay
done
Error svf: mismatch at position 1 for TDO
 in input file between line 34 col 1 and line 34 col 42

in zeile 33-35 steht:

RUNTEST IDLE 1000E-6 SEC;
SDR 18 TDI(00000) TDO(30000) MASK(30000);
! ACT_TE_TAG Erase ...

Ich habe schon gedacht das UrJTAG mit dem SDR 18 mit 3 Parametern nicht 
klarkommt.

UrJTAG kann die 3 Parameter auswerten, vermutlich liefert Dein Baustein 
nicht die richtige Antwort.

Die Actel SVFs sind etwas heikel aufgrund der RUNTEST <time> SEC 
Kommandos. UrJTAG generiert dafür  defaultmäßig <time> * <f_effective> 
Anzahl von Clocks. In Deinem Fall ist f_effective 136533Hz laut 
Kalibrierung. Das ergibt dann ca. 136 Clocks.
Die Actel Tools haben das SVF aber für 4MHz erzeugt. Hättest Du also ein 
Equipment, das diese Frequenz kann, kämen 4000 Clocks zusammen für 
RUNTEST 1000E-6 SEC. Ist das ein Problem oder nicht? Ich weiß nicht, ob 
der Actel Baustein 1000E-6 Sekunden Pause braucht oder 4000 Clocks oder 
beides.
In der Vergangenheit haben wir gesehen, dass die Anzahl der erzeugten 
Clocks nicht unwichtig ist.

Probier daher mal, beimsvf Befehl noch per ref_freq=... eine 
Referenzfrequenz für die RUNTESTs zu erzwingen ("help svf"). UrJTAG 
nimmt dann diesen Wert als <f_effective> zur Berechnung der erzeugten 
Clocks. Nimm dabei Werte von 200000 aufwärts bis in den MHz-Bereich 
(Inkrement gerne >=100000). Es werden dann entsprechend mehr Clocks 
erzeugt. Unter Umständen wirst Du damit Erfolg haben.

Danke UrJTAG

leider hat das nichts gebracht.

Ich werde das Ganze mal etwas sacken lassen. Im Prinzip habe ich zwar 
noch nicht gewonnen, jedoch scheint es so zu sein, das es zumindest 
moeglich ist mit meinem XILINX Kabel das Actel FPGA zu flashen.

Hallo Antti,

iwe hast Du mid >mit directC ist 2.20< min gemessen.
War das auch ueber den Printer Port eines PCs oder ueber eine zwischen 
PC und FPGA liegende Hardware?

Hallo UrJTAG,

kann man  dann nicht einfach die >RUNTEST <time> SEC< Befehle in dem 
SVF-file haendisch umrechnen und ein fuer den UrJTAG besser geeignetes 
SVF benutzen ?