ISE-Programmierer besoffen?

Och, wir bauen da schon siet Jahren Medizingeräte und Testgeräte für 
Medizingeräte und Testgeräte, mit denen Testgeräte für Medizinanlagen 
getestet werden kann.

Klappt bestens. Es geht ja nur um die eh schon kranken Patienten.

mein reden!!!!!

>Es geht ja nur um die eh schon kranken Patienten.

sag ich meinem chef auch immer....und wir bauen "nur" sterilisatoren ;-)

gruß

Mein Tipp, arbeite doch eine Ziel lang mit Xilinx EDK, danach wirst du 
von ISE begeistert sein!

Das schöne ist ja, dass Xilinx nicht die einzige Firma ist welche FPGA 
Lösungen anbietet. Z.B. gibt es da noch Altera, welche IMO Xilinx in 
allen Bereichen weit überlegen ist. Was durch die Einarbeitungszeit von 
Quartus verloren geht, hat man bereits nach einem grösseren Projekt raus 
geholt.

ODerm an gewöhnt sich an die Command Line Tools und steuert seinen Flow 
mit Skripten. Bedarf zwar etwas Eingewöhnungszeit, rentiert sich aber 
massiv.

Insbesondere die Verfügbarkeit von bezahlbarer, aber dennoch brauchbarer 
Hardware.

Bsp : selbst Virtex 5 eval Boards bekommt man mit sehr guten 
Anschlussmöglichkeiten für vergleichsweise schlappe Preise.

Versuch mal ein Stratix Board mit Gbit ethernet für <400€ zu bekommen 
oder eins mit pci-e und riesengroßem FPGA für knapp über 500€.


Quartus finde ich auch 10 mal besser, aber was bringt das wenn z.b. der 
billigste(!) stratix 4 bei 4000€ beginnt ?

Das steigert nicht gerade Anreiz wenn man für low Cost FPGAs fast das 
gleiche bezahlen muss wie für High End beim anderen Hersteller.

Das mit den Preisen für FPGAs für Altera und Xilinx bin ich so nicht 
einverstanden. Die FPGAs Virtex 5 / Stratix 4 sind so nicht 
vergleichbar. Ich habe mich da nicht unbedingt damit auseinandergesetzt, 
aber ich würde meinen, dass Stratix 4 dem Virtex 5 überlegen ist.

Dazu kommt noch die hohe (höhere) Qualität der Altera Tools. Ich hatte 
das Vergnügen mit Leuten zu reden, die Virtex eingesetzt haben und die 
ganze Zeit nur mit eng. Samples gearbeitet haben. Die haben geflucht!

Selber habe ich früher viel mit xilinx gemacht, aber nach ISE 6.0 oder 
so, hatte ich die Nase voll. Xilinx Bausteine sind hier in D deshalb so 
beliebt, weil es die bei Reichelt gibt und nicht, weil die so gut sind, 
das ist nur meine Meinung.

Grüße
Kest

ich denke auch, dass Xilinx bessere UNI-Programme laufen lässt: Rabatte, 
Support und so weiter. Altera sieht ihre Kundschaft bei den "Profis", 
die für ein EVAL-Kit viel Geld ausgeben können. Wieso soll Altera dann 
sich mit Sachen beschäftigen, die kaum Geld bringen?
Erst die letzten Jahre kamen Firmen wie Terasic, die Boards wie DE0, 
DE1, DE2 mit USB Blaster rausgebracht haben. Ich hoffe, Altera wird 
jetzt populärer :-)

Grüße,
Kest

@ Kest:

mag sein das sie besser sind, aber das nützt dem Einzelnen wenig.

Fakt ist nunmal das man in einem moderaten Preisrahmen (<1000€) kein 
interessantes Board von Altera bekommt außer solches für komplette 
Neueinsteiger.

Xilinx bietet da einfach mehr an. Man denke z.b. an das XUPV5-LX110T für 
knapp über 500€ im academic bereich, wo allein das FPGA einzeln schon 
mehr als das doppelte kosten würde.


Wie soll es den Einsteigern da leicht gemacht werden ?

Gibt doch keiner mal eben ein paar tausend Euro aus oder entwirft noch 
das PCB selbst nur um bei Altera reinzuschnuppern, da müssen sie sich 
schon mehr bemühen.


Und wenn für ein größeres Projekt die Entscheidung erstmal gefallen ist, 
dann bleibt es auch häufig dabei, tw sogar über Projekte hinaus, weil 
der Mensch nunmal ein Gewohnheitstier ist.


Ich kriege jedesmal fast die Krise wenn ich mit ISE arbeiten muss, aber 
trotzdem bleibt mir keine andere Wahl als Xilinx Produkte zu kaufen.

Ich kenne nur Xilinx.
Da bin ich über die frei ISE Version hineingewachsen.
Alle anderen haben sich die Entwicklungsumgebung bezahlen lassen.

Jetzt sehe ich zu meiner Überraschung Altera hat einen freie Version 
auch für Linux und sogar bereits Modelsim in der Version.

https://www.altera.com/support/software/download/altera_design/quartus_we/


Das ist stark. Gibt es irgendwelche Einschränkungen?

Größe Code oder so etwas?

wenn man selber besoffen ist beim VHDLen ist ISE doch super ;-)

@ Iulius:

das ist ja der Witz an der Sache, wieso soll sich Altera um die 
Einsteiger bemühen und die Boards weit unter dem Preis verkaufen?

Die Frage ist, wieso macht Xilinx so was? Ich kann da nur spekulieren: 
die Leute (Studis) debuggen die Software und die Devices quasi mit. 
Xilinx sollte lieber dieses Geld in die Entwicklung der Tools 
reinstecken und nicht in die Boards, die auch kaum verfügbar sind.

Bei einem größeren Projekt spielt Zeit/Geld eine Rolle und nicht der 
Preis des Entwicklungs-Kits. Wie schnell kann ich anfangen? Wann sind 
die Bausteine da? Wie lange brauch ich um XY-Core zu implementieren?...

Ich glaube kaum, dass bei einem großen Vorhaben jemand auf den Studenten 
hört, der sagt "ja, ich habe da so ein Virtex Board gekauft -- ganz 
günstig, ich kenne mich da aus, lasst uns Xilinx nehmen" ;-)

Grüße,
Kest

> Jetzt sehe ich zu meiner Überraschung Altera hat einen freie Version
> auch für Linux und sogar bereits Modelsim in der Version.

Ähnlich wie bei Xilinx. Modelsim ist ab 10k Zeilen stark gedrosselt und 
Quartus WE geht nur für eine bestimmte Auswahl an FPGAs.
(Modelsim XE gibts bei Xilinx auch for free)

@  Kest :

Wieso Geld in Boards stecken, meinst du etwa die verdienen daran nichts 
mehr ?
Nur weil sie manche Chips weit über Produktionspreis verkaufen heißt das 
noch lange nichts.


Ansonsten sind die Studenten von heute immer noch die Entwickler von 
morgen und selbst wenn sie nicht an der Entscheidungsfindung mitwirken, 
so wirken sich persönliche Präferenzen doch aus.

Und gerade wenn man etwas mehr machen will als nur ein Blinklicht wird 
auch die Erfahrung immer wichtiger.


Ging ja auch nicht nur um die Kits, das war ja nur ein Beispiel wo das 
besonders extrem ist, wobei ich 4k € für den billigsten high end Chip 
nicht weniger extrem empfinde.

Ich wollte hier kein Flameware Xilinx/Altera starten.

@ Iulius :
> Nur weil sie manche Chips weit über Produktionspreis verkaufen heißt das
> noch lange nichts.

ach, und Du weist, wie teuer die Chips in der Produktion sind? :-o
Die verkaufen nicht so viele, wie intel deren CPUs oder was weis ich. 
Deshalb sind die auch so teuer.

Wie Lothar so schön gesagt hat -- "Anfixen" ist an der Tagesordnung.

Die Software ist eben an die Chips gebunden. Die kann auch so schlecht 
sein, ohne sie kannst du die Chips nicht programmieren. Deshalb wird 
weder Xilinx, noch Altera viel mehr Energie in die Entwicklung der Tools 
reinstecken, als es unbedingt notwendig ist.

Was Xilinx mit billigen EVAL-Kits macht (Anfixen), tut Altera mit der 
besseren Entwicklungsumgebung. Mir persönlich ist der Weg der Altera 
viel lieber, als von Xilinx. Ich habe hier viele Kits stehen, sowohl 
Xilinx als auch Altera und muss sagen, die Xilinx verstauben, weil ich 
keine Lust habe mir die Entwiklungsumgebung von Xilinx reinzuziehen. 
Dazu kommt noch, dass die Xilinx Kits keinen Mehrwert für mich 
darstellen, im Vergleich zu Altera Kits.

Wenn von heute auf morgen ein Xilinx-FPGA rauskommen würde, sodaß ich 
andere Altera einstampfen könnte (Preis/Leistung), würde ich 
umschwenken, weil es eben wie ich schon oben gesagt hab -- der Preis 
entscheidet. Vorausgesetzt, es geht um eine große Serie. Bis jetzt aber 
setze ich komplett auf Altera: wegen Support, wegen Preisen, wegen den 
Tools, wegen Investitionen, die bereits getätigt wurden (IP-Cores).

Zurück zum Toppic:
Ja, die ISE-Programmierer waren besoffen.

Bei Quartus 9.1. scheinen die Programmieren auch nicht ganz da gewesen 
zu sein (all' die Fehler)


Grüße,
Kest

Ich hatte mit Sparten II und Sparten III und Cyclon II gearbeitet.

Mittlerweile verwende ich nur noch Altera FPGAs, weil mir die Spartan 
III Teile zu Krank waren von der Stromversorgung. Gut, das ist 
mittlerweile kein Argument mehr, weil sich das gebessert hat, aaaber ...

... ich hab das Gefühl, dass man bei Altera mehr für sein Geld kriegt.

Ein Spartan III mit 200kGates und 85% Auslastung (kostet ca. 15EUR) 
hatte in einem Cyclon II mit 5kLE nur 60% belegt, kostet aber fast die 
Hälfte.

Und mit Quartus bin ich eigentlich auch zufrieden. Einziges Problem ist, 
dass ich Q2 nicht für Linux hab, aber das lässt sich easy fixen, indem 
ich den Linux-Schrott nach fast 4 Jahren jetzt endlich kicke* und mir 
Win7 installiere ;-)

Grüße,
GastGast

*: Nach 4 Jahren exklusiven Linux-Einsatz darf ich über Linux schimpfen, 
wie ich will ;-)

VHDL Programmierer schrieb im Beitrag #1514130:
> Z.B. gibt es da noch Altera, welche IMO Xilinx in
> allen Bereichen weit überlegen ist. Was durch die Einarbeitungszeit von
> Quartus verloren geht, hat man bereits nach einem grösseren Projekt raus
> geholt.

da stimme ich absolut zu!

Wir haben zusammen mit einem Kunden ein internes Qualifizierungsprojekt 
durchgezogen, das zu folgenden Ergebnissen kommt:

Einarbeitung ist bei Xilinx 15% aufwändiger, als bei Altera, weil die 
Chips spezifischer sind und die Mängel in der Toolchain mehr Zeit kosten

Eingabe des VHDL Codes ist bei Xilinx Projekten gleich oder nur minimal 
aufwändiger.

Änderung von Code auf anderes FPGA bei gleichem Hersteller ist bei 
Xilinx Bausteinen 30% aufwändiger, da Bausteine spezifischer und 
Resourcen unähnlicher

Änderung von Code auf anderes FPGA des jeweils anderen Hersteller ist 
bei Xilinx Bausteinen 15% aufwändiger, da Bausteine spezifischer und 
Resourcen unähnlicher - d.h. die Portierung von Xilinx nach Altera geht 
schneller, als von Altera nach Xilinx.

Nutzung con CoreGen-Cores ist 20% aufwändiger, als Megawizzard, weil das 
Ändern auf andere Bausteine und Tool Versionen schwieriger und 
fehlerhafter ist.

Upgrade auf höhere Toolversionen ist 50% aufwändiger, weil bei Xilinx 
öfters und mehr Inkompatibilitäten auftreten.

Die Bedienung von ChipScope dauert 20% länger, als SignalTAP. Änderungen 
in dem Setup dauern 40% länger.

Softwarepflege bei Xilinx 15% aufwändiger, weil öfters neue Versionen 
herauskommen, die evaluiert werden müssen. Der ECAD Support rechnet 
intern sogar 20% Mehrkosten bei der Xilinx Chain ab.

Projektrisiko bei Xilinx 30% höher, weil Chips nicht so schnell 100% 
unterstützt werden, wie bei Altera. Daher ist die Gefahr des Verzugs 
grösser.

Studenten, die an denselben Designs bauen, kommen bei Altera 
durchschnittlich in 85% der Zeit ans Ziel = voll timendes FPGA.

**********************************************************************
Insgesamt dauern Xilinx Projekte 10%-15% länger, je nach Auftreten von 
Problemen, als Alteraprojekte gleicher Komplexität.
***********************************************************************

Insgesamt kann man sagen, dass bei der gesamten Entwicklungszeit, die 
Synthesegeschwindigkeit so gut wie keine Rolle spielt. Praktisch die 
Hälfte der Zeit wird gedacht und gebaut, aufs Tool und den Megawizzard 
gewartet und simuliert. Ein Grossteil der Zeit geht bei beiden 
Herstellern für die Fehlersuche und das Finden von Lösungen drauf, oft 
genug müssen Herstellerdämlichkeiten umschifft werden und Doku gewälzt 
werden.

Das Einarbeiten in die Doku geben die Ingenieur bei Altera als einfach 
an, die Studenten halten beides für extren schwierig und unausgereift, 
wollten sich nicht festlegen. Die Ingenieure geben die Alteradoku als 
spärlicher, aber ausgereifter und fehlerfreier an.

@Jannulis Tembridis
 Don't drink and code:
Beitrag "Re: Kurze Frage zu einem C Code"

Fritz Jaeger schrieb:
> ? Hatte Xilinx auch, bis die wegen der horrenden Lizenkosten an Mentor
> ihren eigenen mit der ISE bundelten. Auch Xilinx hat seinen Jahren eine
> Linux Version. Diesbezüglich sehe ich keine Unterschiede zwischen den
> beiden.

Zahlt Altera weniger Lizenzkosten? Tatsache ist, dass Xilinx jetzt gar 
nichts mehr drin hat, während ALTERA Signaltap und immerhin einen 
langsamen Modelsim bringt. Für mich ist die Wahl aus dieser Sicht 
eindeutig Altera.

Fritz Jaeger schrieb:
> ??? Beispiel für einen Xilinx Chip, der nicht 100% unterstützt wird???
Da kann ich vielleicht aushelfen: Ich habe vor 2 Jahren ein Design mit 
Viertex 6 gemacht. Genutzt wurden die ISERDES über den CorGen. Es war 
schlicht nicht hinzubekommen. Trotz Unterstützung durch die Xilinx FAEs 
war das Ding nicht zum Laufen zu bewegen und es musste ein Chip auf die 
Platine, der die Funktion ersetzt - obwohl es laut xilinx APP gehen 
müsste und ein ähnliches Design im Virtex 5 auch lief und läuft. Erst 
mit dem Release der 13.1 war es erstmalig möglich das Design zu bauen. 
Klares Tool-Problem! Da waren die Virtex 6 aber lange im Markt!


Fritz Jaeger schrieb:
> Meines Erachtens ist dieser Artikel wettbewerbsrechtlich bedenklich, die
> keinerlei Ursprung der Werte angegeben wird.

Damit bleibt es wie so oft die Meinung eines Einzelnen. Allerdings finde 
ich in dem Text viele, meiner eigenen Erfahrungen bestätigt. Wenn ich so 
recht darüber nachdenke, höre ich eigentlich von allen Seiten (Kollegen, 
Altkollegen und Kunden), dass man:

a) keine neuen Xilinx-Chips nehmen sollte, wenn man nicht wenigstens 1-2 
Jahre Distanz zur Produktion hat und damit Zeit besteht, dass sich die 
Fehler einschwingen

b) keine neuen Xilinx-ISE-Versionen nehmen sollte, wenn man flüssig 
arbeiten will

Damit ergibt sich für mich folgende design strategie:

1

chip_manage : process

2

begin

3

4

  wait until rising_edge (new_chip_release);

5

6

  former_chip_version <= new_chip_version;      -- clock forward the announced chip

7

  actual_chip_version <= former_chip_version;   -- mark well supported chip for new designs

8

9

end process;

10

11

12

tool_manage : process

13

begin

14

15

  wait until rising_edge (new_ise_release);

16

17

  former_ise_version <= new_ise_version;      -- clock forward the announced ise version

18

19

  if (even_or_odd(ise_version_number) = odd) then     -- shun odd versions

20

     -- better keep old version

21

  elsif (version_suffix(ise_version_number) = .1) then

22

     -- keep actual_ise_version even if the hell freezes

23

  else

24

     actual_ise_version <= former_ise_version;  -- mark well supported version few designs

25

  end if;

26

27

end process;

28

29

30

design_manage : process

31

begin

32

33

  wait on rising_edge (do_new_design);

34

35

  chip_version_to_use <= actual_chip_version;  -- take a chip new new at all

36

37

  if (design_importance = high) then

38

    tool_version_to_use <= ISE 10;             -- if possible takt a one and only stable release ever

39

40

  else

41

    tool_version_to_use <= actual_ise_version;  -- take a version wich exists at least 1 year

42

43

  end if;

44

45

  start_design_phase <= '1';

46

47

  pray <= '1';                                  -- the lord bless you

48

49

end process;

durch die mehrfache Registrierung der ISE-Versionen und Chip-Versionen 
wird sichergestellt, dass niemals eine Version eingesetzt wird, die 
nicht mindestens einen Nachfolger hat, also als einigermassen stabil und 
eingeführt eingeschätzt werden kann.

Tenor: Neues Zeug NIE und NIMMER verwenden!

B.B. schrieb:
> Damit ergibt sich für mich folgende design strategie:

das nennt man in fachkreisen power nerd! :-)

>Och, wir bauen da schon siet Jahren Medizingeräte und Testgeräte für

Du müsstest es eigentlich besser wissen...

Vorsicht bei der Medizintechnik!
Ist das Teil einmal zugelassen, so kann nichts mehr geändert werden - 
auch keine Verbesserungen.
Andernfalls heißt's: "the same procedure".
Das ist noch schlimmer wie das allgemeine: Never change a running 
system.

>Tenor: Neues Zeug NIE und NIMMER verwenden!


Ach was!  Das macht es doch erst richtig interessant. Das nennt man auch 
gerne mal Bleeding Edge :-O

Wieso gehst du davon aus, dass jemand anderes, der ins Messer läuft, die 
gleichen Schnittwunden erleidet, wie du?

Also lieber selber ran ;-)

Wenn keiner die neue ISE testet kann auch kein Feedback an den Support 
geliefert werden, daher kann die Nachfolgerversion auch nicht von den 
Fehlern befreit werden. :-)

Also ran ans testen :-))))