stm32f103 hse clock

mikro111 schrieb:

> Also es sollen 72Mhz als sysclk genutzt werden.

Wofür 1 Waitstate meiner Erinnerung nach zu wenig ist.

FLASH_SetLatency();

mikro111 schrieb:

> oder muss ich den controller zunächst als hsi konfigurieren????

Ja, wenn er's nicht schon ist. Vorzugsweise immer aus HSI heraus 
woanders hin schalten. Aus dem Powerup/Reset kommt er allerdings sowieso 
mit HSI.

Hast du den HSE überhaupt eingeschaltet?

Höflicherweise reduziert man den/die Periphieriebustakte bevor man den 
Sysclk auf Maximum stellt.

Code als Code posten, sieht sonst schrecklich aus.

Augen zu und durch ist der falsche Ansatz. Es gibt Doku. Und massenhaft 
Democode.

Hey,

ich habe genau das gleiche Problem.. Wurde eine Lösung gefunden?

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void _clockInit(void)

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{

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    RCC_DeInit();

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    RCC_HSEConfig(RCC_HSE_ON);

6

7

    RCC_PREDIV1Config(RCC_PREDIV1_Source_HSE,RCC_PREDIV1_Div2); // RCC_PREDIV1_Div1 klappt nicht..

8

    RCC_PLLConfig(RCC_PLLSource_PREDIV1, RCC_PLLMul_9);

9

    RCC_PLLCmd(ENABLE);

10

11

    while(RCC_GetFlagStatus(RCC_FLAG_PLLRDY) == RESET) {}

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    RCC_SYSCLKConfig(RCC_SYSCLKSource_PLLCLK);

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15

    /* Set HCLK, PCLK1, and PCLK2 to SCLK (these are default */

16

    RCC_HCLKConfig (RCC_SYSCLK_Div1);

17

    RCC_PCLK1Config(RCC_HCLK_Div2);

18

    RCC_PCLK2Config(RCC_HCLK_Div2);

19

}

RCC_PREDIV1_Div1 klappt nicht..

Das freut mich.
Woran lang es nun konkret?

Dr. Sommer schrieb:
> W.S. schrieb:
>> Wenn ich mich recht entsinne, hab ich vor ganz vielen Monaten schon
>> einmal ein komplettes kleines STM32F103-Projekt hier gepostet.
>
>> /* Konfiguration für das Testboard mit STM32F302RBT6 */
>
>> #include "StdTypes.h"
>> #include "STM32F302xB.h"
> Was denn jetzt, F1 oder F3?
>
> Jan braucht es aber für den STM32F105:
> Beitrag "Re: STM32F105xx keine CAN Nachrichten!"
>
> Man kann sich den Initialisierungs-Code aus STM32CubeMX generieren
> lassen, oder mithilfe des Datenblattes selber schreiben. Man muss nicht
> alles aus dem Internet kopieren...

Dr. Sommer! Du scheinst ja ein Einzelkämpfer zu sein. Super!
Ich für meine Person, brauche nun mal noch externe Hilfe, im Internet 
habe ich keine Passende Erklärung gefunden.

Soweit bin ich aktuell..

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void _clockInit(void)

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{

3

    RCC_DeInit();

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    RCC_HSEConfig(RCC_HSE_ON);

6

7

    RCC_PREDIV1Config(RCC_PREDIV1_Source_HSE,RCC_PREDIV1_Div2); // RCC_PREDIV1_Div1 klappt nicht..

8

    RCC_PLLConfig(RCC_PLLSource_PREDIV1, RCC_PLLMul_9);

9

    RCC_PLLCmd(ENABLE);

10

11

    while(RCC_GetFlagStatus(RCC_FLAG_PLLRDY) == RESET) {}

12

13

    RCC_SYSCLKConfig(RCC_SYSCLKSource_PLLCLK);

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15

    RCC_HCLKConfig (RCC_SYSCLK_Div1);

16

    RCC_PCLK1Config(RCC_HCLK_Div1);

17

    RCC_PCLK2Config(RCC_HCLK_Div2);

18

}

Hier hast du noch eine absolut minimalistische PLL-Config für 72MHz 
Systemtakt und 48MHz USB bei 8MHz Quartz. Das hatte ich so mal für einen 
F103C8 zusammengestrickt.

1

void SystemInit(void) {

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3

    /* Enable Power Control clock -> see section 7.3.8 in the manual */

4

    RCC->APB1ENR |= RCC_APB1ENR_PWREN;

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6

    /* Enable HSE */

7

    RCC->CR |= RCC_CR_HSEON;

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    /* Wait for HSE to become ready */

10

    while ((RCC->CR & RCC_CR_HSERDY) == 0);

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    /*

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     * Configure Main PLL

14

     * HSE as clock input

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     * HSE = 8MHz

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     * fpllout = 72MHz

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     * PLLMUL = 9

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     * fusb = 48MHz

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     * 

20

     * PLL configuration is really straight forward. Setting the PLLMULL bits in the

21

     * RCC->CFGR to 0b0111 results in a multiplication factor of 9.

22

     * The divider for the USB clock is 1.5 by default, resulting in 48MHz fusb.

23

     * Select the HSE as PLL source by setting the PLLSRC bit in the configuration register.

24

     * See chapter 8.3.2 in the manual for more information.

25

     */

26

    RCC->CFGR = (0b0111 << RCC_CFGR_PLLMULL_Pos) | RCC_CFGR_PLLSRC;

27

28

    /* PLL On */

29

    RCC->CR |= RCC_CR_PLLON;

30

31

    /* Wait until PLL is locked */

32

    while ((RCC->CR & RCC_CR_PLLRDY) == 0);

33

34

    /*

35

     * FLASH configuration block

36

     * enable instruction cache

37

     * enable prefetch

38

     * set latency to 2WS (3 CPU cycles)

39

     */

40

    FLASH->ACR |= FLASH_ACR_PRFTBE 

41

                | FLASH_ACR_LATENCY_2;

42

43

    /* Set HCLK (AHB) prescaler (DIV1) */

44

    RCC->CFGR &= ~(RCC_CFGR_HPRE);

45

46

    /* Set APB1 Low speed prescaler (APB1) DIV2 */

47

    RCC->CFGR |= RCC_CFGR_PPRE1_DIV2;

48

49

    /* SET APB2 High speed prescaler (APB2) DIV1 */

50

    RCC->CFGR &= ~(RCC_CFGR_PPRE2);

51

52

    /* Set clock source to PLL */

53

    RCC->CFGR |= RCC_CFGR_SW_PLL;

54

    /* Busy-wait until PLL is active as clock source */

55

    while ((RCC->CFGR & RCC_CFGR_SWS_PLL) != RCC_CFGR_SWS_PLL);

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58

    SystemCoreClock = 72000000UL;

59

}

Christopher J. schrieb:
> RCC->CFGR = (0b0111 << RCC_CFGR_PLLMULL_Pos) | RCC_CFGR_PLLSRC;

Nabend.
Danke für deine Hilfe.
Hiermit stellst du den Faktor für die PLL ein oder ? In dem Fall für 
72MHz, sollten das "9" sein oder?

"RCC_CFGR_PLLMULL_Pos" gibt es bei mir in den Headerdateien nicht.

Dr. Sommer schrieb:
> Nimm die neuen Header-Dateien die zur HAL gehören, nicht die alten für
> die SPL. Da sind diese xxx_Pos Makros drin.

Was verbirgt sich hinter dem Macro?

Dr. Sommer schrieb:
> Jan H. schrieb:
>> Was verbirgt sich hinter dem Macro?
>
> Die Position des Bits PLLMULL im RCC_CFGR Register, also einfach 18.

Jetzt klappt es!
Besten dank. Werde mir das jetzt mal alles Ausführlich anschauen.

Christopher J. schrieb:
> /*
>      * FLASH configuration block
>      * enable instruction cache
>      * enable prefetch
>      * set latency to 2WS (3 CPU cycles)
>      */
>     FLASH->ACR |= FLASH_ACR_PRFTBE
>                 | FLASH_ACR_LATENCY_2;

Wozu genau wird das gemacht?

Stefan U. schrieb:
> Der Flash kann mit maximal 24Mhz gelesen werden. Wenn die CPU schneller
> getaktet wird, muss sie warten. Dafür ist die Latency, es gibt zwei
> mögliche Werte, die je nach Taktfrequenz gewählt werden müssen.
>
> Prefetch aktiviert einen Puffer, der die nächstren Befehle vom Flash in
> einen schnelleren Speicher kopiert, den die CPU ohne Wartezeit lesen
> kann.
>
> Der Prefetch Buffer kann nur direkt aufeinanderfolgende Befehle
> beschleunigen. Bei Sprung-Anweisungen und Interrupts wird sein Inhalt
> verworfen.

Kann ich mir das so ungefähr wie ein FiFO für Befehle vorstellen?

Wenn das nicht gemacht wird? Kann es dazu kommen das dass Programm an 
einigen Stellen abstürzen kann?

Dr. Sommer schrieb:
> Christopher J. schrieb:
>> Hier hast du noch eine absolut minimalistische PLL-Config
> So lernt er das nie...

Ja ich weiß, das war gespoilert und wenn er das einfach nur per 
Copy-Paste übernimmt ohne es zu hinterfragen, dann bringt es nichts. Das 
ist ja bei Jan scheinbar nicht der Fall. Würde er sich die Konfiguration 
von CubeMX oder sonstwie generieren lassen wäre der Lerneffekt aber 
ebenso gleich Null.

Jedenfalls hab ich selber nochmal drüber geschaut und festgestellt, das 
man sich die erste Zeile, also

1

    /* Enable Power Control clock -> see section 7.3.8 in the manual */

2

    RCC->APB1ENR |= RCC_APB1ENR_PWREN;

prinzipiell schenken kann, wenn man denn keine Low-Power-Modi verwenden 
will. Dann wäre es wirklich minimal ;)