FPGA Spartan E3 (Core3S500E)

Gast #5183489
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Christian R. schrieb:
> Vielleicht pfeift eine Spule oder ein Kondensator vom Schaltregler?

Auf der Unterseite scheinen nur 3 Linearregler zu sein. Von Spulen keine 
Spur.


Eventuell entsteht das Problem durch die Impulsströme die beim Schalten 
innerhalb des FPGA entstehen. Die Anzahl, die Werte und die Verteilung 
der vorhandenen Abblockkondensatoren (10uF Elko+ ein paar 100nF Keramik) 
sieht etwas fragwürdig aus. Probiere mal ob das Fiepen leiser wird, wenn 
du die Keramikkondensatoren berührst.
Gast #5183632
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comscience schrieb:
> Hallo,
>
> jedes mal wenn ich ein Programm auf mein FPGA lade , dann fängt es an zu
> piepen.
> Weiß jemand wie man das abstellen kann?


...vielleicht meint er ja impact oder ein anderes downloadtool das den 
Abschluß der Konfiguration akustisch signalisiert. dann müßte man mal in 
Programmoptionen nach einem Schalter für silent suchen.

und im testablauf wird sehrwohl ein Piepser erwähnt der wohl an einer 
2-poligen Stiftleiste hängt: 
https://www.waveshare.com/wiki/Core3S500E#Test_7.2C_Buzzer_Test
Gast #5183766
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Der Buzzer dürfte auf high gezogen werden und selber fiepen oder es gibt 
irgendwo ein flash mit standard image das geladen wird, weil das 
eigentliche Laden des neuen files schief geht und er nochmal neu startet

... irgendsowas ... in jedem Fall eine Fehlbedienung und mangelndes 
Verständnis für die Hardware.
Gast #5184081
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Ein typischer Fehler am Anfang sind undefinierte
nichtbenutzte Pins. Schau mal in den entsprechenden
Reports nach einer Komplettübersicht und speziell
nach dem Buzzer-Pin. Ist der als Eingang geschaltet?

Die meisten Tools bieten für nichtbenutzte Pins eine
Defaultspezifikation (z.B. "Input with weak Pullup"),
mit denen man in vielen Fällen schon mal sicher fährt.
Und btw., wenn nichtspezifizierte Pins als Input
geschalten werden, dann kann sich uU durch Floaten
viel Hitze entwickeln.
Gast #5184233
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Ich habe ihn wie beschrieben für mein Programm auf 1 gesetzt (in meinem 
Fall p123) und der ton weg. Allerdings muss es doch eine Möglichkeit 
geben diesen dauerhaft auf inaktiv zu stellen. So eine Art Default 
einstellung?

Was ich auch nicht ganz verstehe : Warum ist er inaktiv bei 1 und nicht 
bei 0.

MFG
Gast #5184336
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lad dir das demo-archiv runter, da liegen alle sourcen.
im ucf für den Piepser steht:
1
NET "clk"       LOC = "P184"  ;
2
NET "miao_out"  LOC = "p123"  ;

das vhdl dafür
1
library ieee;
2
use ieee.std_logic_1164.all;
3

4
entity div_f is
5
port(clk      :in std_logic;  --??????
6
     miao_out :out std_logic);  --??1hz????  led display
7
     end div_f ;
8
     
9
architecture miao of div_f is
10
begin 
11
 process(clk)
12
variable cnt:integer range 0 to 24999999;  --?????24999999
13
variable ff:std_logic;
14
begin
15
    if clk'event and clk='1' then
16
    if cnt<24999 then
17
      cnt:=cnt+1;
18
    else
19
    cnt:=0;
20
    ff:=not ff;  --??
21

22
    end if;
23
   end if;
24
    miao_out<= not ff ;  --??
25
end process ;
26
end miao ;

Ein enable scheint es da nicht zu gegeben. Ob er nicht auch bei '0' 
inaktiv ist wäre daher auch zu hinterfragen. Dein Piepser braucht eben 
eine Wechselspannung zu Krakelen, Gleichspannung lässt ihn schweigen.
Wobei es auch andere Piepser gibt:
http://www.roboternetz.de/community/threads/20490-Piezosummer-ansteuern
Beitrag "Wie diesen Piepser ansteuern?"
Moderator (Firma: Titel) Persönliche Seite #5184411
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comscience schrieb:
> Warum ist er inaktiv bei 1 und nicht bei 0.
Ist das tatsächlich so?

> Allerdings muss es doch eine Möglichkeit geben diesen dauerhaft auf
> inaktiv zu stellen.
Welche Hardware hast du denn nun eigentlich?
Ist es dieses Ding:
https://www.waveshare.com/core3s500e.htm
Auf diesem Ding:
https://www.waveshare.com/open3s500e-standard.htm
Wenn ja, dann ziehe einfach den Jumper 17 ab. Zur leichteren 
Lokalisierung steht an diesem Jumper rechts oben der Text "Buzzer JMP".

Du solltest dir dazu übrigens auch einfach mal den Schaltplan zu diesem 
Baseboard auf der mitgelieferten CD ansehen:
1
The Open3S500E FPGA development board comes with a User Guide CD including development resources listed as below:
2

3
    Related software (Xilinx ISE 12 - supports Winxp/Win7, doesn't support Win8)
4
    Demo code (Verilog, VHDL)
5
    Schematic (PDF)

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