LTSpice: Probleme bei der Simulation von Leiterplatten

Rolf B. OP #1985068
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Hallo Forum,

aus dem Buch: EMV - Störungsicherer Aufbau von elektroinischen 
Schaltungen" habe ich  das Beispiel zu  einer Leiterplattensimulation 
übernommen.
Hier wird die Leiterplatte in einzelne Segmente (bestehend aus C,Lx,Ly) 
aufgeteilt (siehe Bild). Um die Arbeit zu erleichtern, habe ich das 
Segment in ein Subckt bzw. einen hierachischen Unterschaltplan gepackt.
Da ich 2 Anschlüsse verbinden muss, habe ich das Jumpersymbol verwendet.
Bei der Version mit .subckt bekomme ich die Fehlermeldung "Too few 
nodes: j1 1 4
Bei der Version mit Unterschaltplan bekomme ich die Fehlermeldung Port 
P1 is shorted to P3.

Setze ich anstelle des Jumpers einen Widerstand funktioniert die 
Simulation, natürlich mit einem anderen Ergebnis.
Hat jemand eine Idee?

Gruß
Rolf
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Rolf B. OP #1986153
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Hallo Helmut,

dein Tipp hat funktioniert.
Aber noch eine Frage:
Warum kann ich auf dem Mastersheet keine Spannung an den Symbolen 
messen, sondern nur den Strom?
Ich bekomme immer nur den Knoten V(N001) angezeigt.
Beim hierarchischen Schaltplan kann ich zumindest in den Unterplan 
wechseln und dort messen.

Vielen Dank
Rolf
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Helmut S. #1996867
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Hallo Rolf,

die Verbindung ist schon da. Es wird auch richtig simuliert. Allerdings 
kann man die Spannung nicht im Schaltplan "proben" sondern man erhält 
immer den Strommesser angezeigt.

Wenn du "Add Trace" verwendest, dann kannst du die Spannungen "proben". 
Aber man weiß halt nicht ohne weiteres welches Netz jetzt z. B. N0011 
ist.

Gruß
Helmut
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Helmut S. #1996895
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Hallo Ralf,

Hab mal mit Shift, Alt und Ctrl experimentiert.

Halt die Shift-Taste, wenn du den Cursor über deine Verbindungspunkte 
schiebst. Damit erhältst du die Spannungsprobe an dem Verbindungspunkt.
Problem gelöst!
Hätte mich auch gewundert, wenn Mike dafür nichts vorgesehen hätte.

Gruß
Helmut
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