ADCS7476 Timingprobleme

wewa Gast #2389178
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Hallo alle miteinander,

ich habe Timingprobleme mit einem ADCS7476 (serieller 
Analog-Digital-Converter).

Die Daten müssen bei fallender Clockflanke eingelesen werden. Und die 
erste Clockflanke nachdem das Chipenable Signal aktiviert ist (CS auf 
low) sollte ebenfalls eine fallende Flanke sein.

Das Problem ist jetzt, wenn ich einen Prozess schreibe dann muss ich die 
Daten bei
1
falling_edge(clock)

 einlesen. Aber wie setzte ich CS auf low? Denn wenn das auch bei einer 
fallenden Flanke gemacht wird, dann ist die erste Flanke nach dem 
Chipenable eine fallende.

Hat da jemand eine Idee?

lg wewa


PS: Ich benutze einen Xilinx Spartan-3E.
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Lothar M. Moderator (Firma: Titel) Persönliche Seite #2389870
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wewa schrieb:
> Das Problem ist jetzt, wenn ich einen Prozess schreibe dann muss ich die
> Daten bei
>    falling_edge(clock)
Nein. Genaus SO macht man das nicht.
Oder ist das der einzige Takt in deinem Design?

> ich habe Timingprobleme mit einem ADCS7476 (serieller
> Analog-Digital-Converter).
> Die Daten müssen bei fallender Clockflanke eingelesen werden.
Was für ein Clock? Meinst du DEN einen einzigen 
FPGA-Quarzoszillator-Takt? Oder meinst du nur ein Signal, das 
irgendein externer Baustein zur Datenübernahme braucht?

Sieh dir mal den Beitrag "vhdl-richtlinien f. synthese?" an.
Die dort festgelegten Postulate gelten auch für dich...   ;-)
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