Hallo alle miteinander,
ich habe Timingprobleme mit einem ADCS7476 (serieller
Analog-Digital-Converter).
Die Daten müssen bei fallender Clockflanke eingelesen werden. Und die
erste Clockflanke nachdem das Chipenable Signal aktiviert ist (CS auf
low) sollte ebenfalls eine fallende Flanke sein.
Das Problem ist jetzt, wenn ich einen Prozess schreibe dann muss ich die
Daten bei
einlesen. Aber wie setzte ich CS auf low? Denn wenn das auch bei einer
fallenden Flanke gemacht wird, dann ist die erste Flanke nach dem
Chipenable eine fallende.
Hat da jemand eine Idee?
lg wewa
PS: Ich benutze einen Xilinx Spartan-3E.