Suchergebnisse für "when others"

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3880 Treffer für when others Suchergebnisse für "when others"

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    BWS_TFT.vhd

    fertig Videodaten ausschieben -- Idee INVERS Modus 10H/11H evl gleich hier mit rein Zei_INV <= '1' when D35_36 = x"11" -- InversModus ein else '0' when D35_36 = x"10" or QD41_42 = 69 ; -- InversModus aus -- INVERS-Auswertung BWS_Inv <= IO11_Latch when Zei_INV ='0' -- Umschaltung INVERS else not IO11_Latch

    in „Codecheck Erstlingswerk VHDL Newbie :)“ · FPGA, VHDL & Co. ·

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    simple_osc.vhd

    is when "00" => null; -- wait when "01" => case wave_form is --- wellenform berechnen -- saw when "00" => wave_out <= osc_count (15 downto 8); -- sqr when "01" => if osc_count (15) = '1' then wave_out <= (others

    in „Frage zu Optimierung“ · FPGA, VHDL & Co. ·

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    Sortieranlage vhdl metall und kunststoff

    counter, overflow = 1s if cnt = to_unsigned(CNT_OFL, cnt'length) or main_state = idle then cnt <= (others => '0'); else cnt <= cnt + 1; end if; -- Sekunden timer if main_state = idle then -- reset timer time_s <= (others => '0'); elsif cnt = CNT_OFL then time_s <= time_s + 1; end if; case main_state is when idle => -- warte auf opt_sens hi ERGÄNZE when ……. => ERGÄNZE when ……. => ERGÄNZE when ……. => ERGÄNZE when ……. => ERGÄNZE when ……. => ERGÄNZE

    FPGA, VHDL & Co. ·john · ·6 Antworten

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    Quicksort.vhd

    clock_quicksort) variable temp : data_type_ram; begin if rising_edge (clock_quicksort) then case state is when init_state => read_address_quicksort_internal <= (others => '0'); write_address_quicksort_internal <= (others => '0'); state <= idle_state; when idle_state => if write_enable_quicksort = '1' then state

    in „must be a globally static expression“ · FPGA, VHDL & Co. ·

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    7seg.txt.txt

    when 9 => SEG_10 <= "11001110"; TEMP <= TEMP - 90; when others => SEG_10 <= "00000000"; end case; case TEMP is -- 1er Stelle when 0 => SEG_1 <= "01111110"; when 1 => SEG_1 <= "00001100"; when 2 => SEG_1

    in „8-bit Binärcode auf 7-Segmentanzeige anzeigen“ · FPGA, VHDL & Co. ·

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    Verständniss Signale und wann sind ihre Werte valide

    waitCounter : integer range 0 to 50000000 := 50000000; signal signala : std_logic_vector(7 downto 0) := (others => '0'); signal signalb : integer range 0 to 256 := 0; begin process begin wait until rising_edge(clock); case state is when idle => signala <= (others => '0'); signalb <= 1; leds <= (others => '0'); if (btn = '0') then state <= run; end if; when run => if (signalb < 8) then signala <= std_logic_vector(to_unsigned(signalb

    FPGA, VHDL & Co. ·Paule · ·13 Antworten

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    ALU.vhd

    : process (reset, A_reg, B_reg, ACC_reg, u_instruction, Databus, internal_bus) begin ALU_Out <= (others => '0'); ACC_Temp <= ALU_out; A_tmp <= Databus; B_tmp <= Databus; Flags_tmp <= "0001"; out_enable <= '0'; Index_tmp <= ACC_reg; CASE u_instruction is when op_lda => A_tmp <= databus; when op_ldb =>

    in „Problem: Latches oder unkorrektes Verhalten“ · FPGA, VHDL & Co. ·

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    MemoryController.vhd

    if initDone = false then case initState is when 0 => ramAddress <= "00010000111010100011100"; ramCRE <= '1'; ramADV <= '0'; ramCE <= '0'; ramOE <= '0'; ramWE <= '0'; ramLB <= '0'; ramUB <= '0'; tristateWE <= '0'; initState <= initState + 1; when 1 => ramADV <= '1'; ramWE <= '1'; initState <= initState + 1; when 2 => initState <= initState + 1; when 3 => initState <= initState + 1; when 4 => ramCE <= '1'; initState <= initState + 1; when 5 => ramAddress <= (others => '0'); ramCRE <= '0'; ramADV <= '0'; ramCE

    in „Xilinx (Digilent Nexys4) mit Micron SRAM Ansteuerung“ · FPGA, VHDL & Co. ·

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    watch.vhd

    <= "0010010"; --Zahl 5 when 6 => min0 <= "0000010"; --Zahl 6 when 7 => min0 <= "1111000"; --Zahl 7 when 8 => min0 <= "0000000"; --Zahl 8 when 9 => min0 <= "0010000"; --Zahl 9 when others => min0 <= "1111111"; end case; --FÃŒr

    in „Digital Clock“ · FPGA, VHDL & Co. ·

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    Ist Windows 10 wirklich so Lahm?

    when you get an issue with you website. dont' be worry about it just contact see our site which [https://globalcool.org/how-to-create-a-wordpress-website/] wordpress websiteprovide the solution related to

    When you get some Kind of wirres Zeug, then put this into the Eimer and put the Deckel druff.

    PC Hard- und Software ·Werner · ·84 Antworten

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    Incremental_Encoder.vhd

    when "1111" => up_down <= '0'; ce <= '0'; error <= '0'; -- keine Bewegung when others => null; end case; end process; -- Counter process (ce, RESET) -- reagiert auf CLK und RESET begin if (RESET = '1') then -- bei RESET t_cnt <= (others => '1'); -- clear (others => '0') setzt alle Ausgaben auf '0' t_cnt(23) <= '0'; -- t_cnt2 <= (others => '0'); -- clear (others => '0') setzt alle Ausgaben auf '0' elsif (rising_edge(ce)) then -- bei

    in „maximale Xilinx CPLD clock Frequenz“ · FPGA, VHDL & Co. ·

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    RS232.vhd

    ? SioTXState <= IDLE; -- j: fertig end if; when others => SioTXState <= IDLE; end case; end if; end process; TX <= TX_Register(0); ReceiveSM: process (RESET, CLK) begin if (RESET='1') then SioRXState <= IDLE; RX_Register <= (others=>'1'); elsif (rising_edge(CLK)) then RX_DataReady <= '0'; case SioRXState is when IDLE => RX_Counter <= BIT_Reload/2; RX_Register <= (others=>'1'); if (RX_Entprellt = '0') then -- Startbit erkannt SioRXState <= RECEIVE; end if; when RECEIVE => RX_Counter <= RX_Counter - 1; if (RX_Counter

    in „Entprellen RX Signal bei UART“ · FPGA, VHDL & Co. ·

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    Signal übergabe geht nicht

    aller Werte -- --------------------------------------------------------------- when reset_state => tra_state<= ramReadH; zeilen_reg <= "00000001"; ramRD <='0'; modulcounter<=0; ramADR<= (others

    -- ModulInc -- --------------------------------------------------------------- when modulinc_state => null; when others => null; end case; end if; end process; PIN_RAMADR <= ramADR; PIN_RAMRD <= ramRD; PIN_ZeilenCLKOUT

    FPGA, VHDL & Co. ·Reni · ·1 Antworten

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    Konfigurierbarer Zähler/Timer

    then clk <= '0'; counter <= (others =>'0'); end if; end process; ...... Nun habe ich bereits diverse Möglichkeite nausprobiert andere Periodendauern einstellen zu können: - den Counter nicht mit Konstanten vergleichen, sondern

    <= counter+1; end if; end if; end process; clkout <= counter(0) when sel = "11" -- 2Hz else counter(1) when sel = "10" -- 1Hz else counter(2) when sel = "01" -- 1/2Hz else '0'; -- Ausgeschaltet [/vhdl] > Beide Möglichkeiten

    FPGA, VHDL & Co. ·Benedikt L. · ·5 Antworten

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    Daten in flash speichern und abrufen?

    ; when others=>ADD<=ADD; CE <='1'; OE <='1'; DA <=DA; end case; end process FLASH; -------------------------------------------------- DATAOUT

    CE <= '1'; OE <= '1'; RP <= '1'; when others => ADD_ENABLE <= '0'; DATA_ENABLE <= '0'; CE <= '1'; OE <= '1'; RP <= '1'; end case; end process TEST

    FPGA, VHDL & Co. ·Igor · ·45 Antworten

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    Debounce-Entity und Architecture in Zusammenhang mit Sate-Machine nutzen

    <= Tasteneingabe; end if; when others => LED(3) <= '1'; end case; end if; end process; end architecture;[/vhdl]

    gedrückter Taste ständig zwischen den Zuständen hin- und herspringt. Noch ein Wort zum überflüssigen "when others", das dir der Synthesizer sicher als "nicht erreichbar" vor den Latz knallt: http://www.lothar-miller.de/s9y/categories/25-when-others Duke Scarring schrieb im Beitrag #6242973: > Bitte

    FPGA, VHDL & Co. ·Ulrich R. · ·2 Antworten

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    Problem mit GENERATE

    (srlen downto 0) := (others=>'0'); : sr <= sr(srlen -1 downto 0) & ser_in when rising_edge(clk); ser_out <= sr(srlen ); [/vhdl] Oder generisch mit Attributen, dann wird die Registerlänge über eine Änderung der Zahl

    eingestellt (das gefällt mir am besten): [vhdl] signal sr : std_logic_vector (999 downto 0) := (others=>'0'); : sr <= sr(sr'left-1 downto 0) & ser_in when rising_edge(clk); ser_out <= sr(sr'left); [/vhdl] Oder, oder, oder...

    FPGA, VHDL & Co. ·Peter Falk · ·21 Antworten

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    lcd_driver.vhd

    when SET_LINE_MSB => LCD_DATA <= "1000"; -- Line 1: 1000 / Line 2: 1100 LCD_E <= '1'; NEXT_STATE <= SET_LINE_MSB_WAIT; when SET_LINE_MSB_WAIT => NEXT_STATE <= SET_LINE_LSB; when SET_LINE_LSB => LCD_DATA

    in „LCD HD44780 Problem“ · FPGA, VHDL & Co. ·

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    "path delay" minimieren

    if-else-konstrukten jede einzelne auf wahrheit überprüft wird ... bei case wird nur das zutreffende when ausgeführt! schade ... trotzdem danke für die antwort

    es noch mehr solcher weisheiten gibt :) Ja, da wäre z.B. die unnötige generelle Verwendung von /when others/ : http://www.lothar-miller.de/s9y/archives/30-when-others.html Dann das "Gespenst der Metastabilität" (Zitat frei nach Peter Alfke): http://www.lothar-miller.de/s9y/archives/62-Testaufbau-Metastabilitaet.html

    FPGA, VHDL & Co. ·stef ba · ·7 Antworten

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    Case konstrukt

    würde nicht gehen. Vll hab jemand von Euch ja noch eine Lösung case DATA_IN_SIG is when (MAX_SIG < DATA_IN_SIG) => MAX_SIG <= DATA_IN_SIG; MAX_VAL <= DATA_IN; when (MIN_SIG > DATA_IN_SIG) => MIN_SIG <= DATA_IN_SIG; MIN_VAL <= DATA_IN; when others => UR_VAL

    MIN_VAL <= DATA_IN; -- -- when others => -- CUR_VAL <= DATA_IN; -- -- end case; end process; end Behavioral; den case hab ich ma auskommentiert. Die IF abfrage funzt

    FPGA, VHDL & Co. ·Jan O. · ·25 Antworten

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    LVDS Clock at Artix7?.

    INSTHEADER: std_logic_vector(15 downto 0):=x"602C"; signal SENDREG: std_logic_vector(0 to 16+8*6*4-1):=(others => '0'); signal counter: unsigned(10 downto 0):=(others => '0'); signal waitcounter: unsigned(19 downto 0):=(others => '0'); signal adr: integer range 0 to 207:=0; begin nRESET <= '1'; nSYNC

    end process; adr <= to_integer(counter(10 downto 3)); SDIO <= SENDREG(adr); SCLK <= counter(2) when counter < 1663 else '1'; nCS <= '0' when s_control = s_send_conf else '1'; end Behavioral;[/vhdl] clk: in std_logic; that is a 100 MHz Clock in the FPGA start: in std_logic; is a start signal

    FPGA, VHDL & Co. ·Sunny L. · ·6 Antworten

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    picoboot.vhd

    bit data input WRITE => '0' -- 0=write 1=read ); ComCode_process: process (Vsel) begin case Vsel is when "111" => ComCode <= X"0B"; -- Fast Read when "101" => ComCode <= X"03"; -- Read when "110" => ComCode <= X"E8"; -- Read Array when others => ComCode <= X"E8"; -- Read Array end case; end process; p_fsm

    in „Spartan 3A über FTDI USB IC flashen“ · FPGA, VHDL & Co. ·

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    Lauflicht1.vhd

    downto 8); when "10" => -- disp 3 sseg_anode_data <= "1011"; sseg_data <= xy_data(7 downto 4); when "11" => -- disp 4 sseg_anode_data <= "0111"; sseg_data <= xy_data(3 downto 0); when others => sseg_data <= "1111";

    in „Lauflicht mit Richtungsumkehr“ · FPGA, VHDL & Co. ·

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    npl30d.vhd

    Expansion port ------------------------------------------------------------------------------- CAR <= A when CS4 = '1' else (others=>'Z'); NCRD <= NOE when CS4 = '1' else 'Z'; NCWR <= NWE when CS4 = '1' else 'Z'; CDR <= D when ((CS4 = '1') and (NWE = '0')) else (others=>'Z'); D <= do_reg when ((P26 = '0') and (NOE = '0')) else CDR when ((CS4 = '1') and (NOE = '0')) else (others=>'Z'); ------------------------------------------------------------------------------- --- Handle NPL External Enable Register ----------------------------

    in „Probleme bei der Umstellung von Verilog nach VHDL“ · FPGA, VHDL & Co. ·

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    npl30d.vhd

    Expansion port ------------------------------------------------------------------------------- CAR <= A when CS4 = '1' else (others=>'Z'); NCRD <= NOE when CS4 = '1' else 'Z'; NCWR <= NWE when CS4 = '1' else 'Z'; CDR <= D when ((CS4 = '1') and (NWE = '0')) else (others=>'Z'); D <= do_reg when ((P26 = '0') and (NOE = '0')) else CDR when ((CS4 = '1') and (NOE = '0')) else (others=>'Z'); ------------------------------------------------------------------------------- --- Handle NPL External Enable Register ----------------------------

    in „Probleme bei der Umstellung von Verilog nach VHDL“ · FPGA, VHDL & Co. ·

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    Fragen zu ersten VHDL Beschreibung (UART Transmitter)

    nicht mehr nötig, weil die FSM ja schon aus dem Idle heraus das Startbit ausgeben kann. Und das "when others" kann ich weglassen, wenn sowieso alle Zustände der FSM auscodiert sind: http://www.lothar-miller.de/s9y/categories/25-when-others BTW: es ist nicht verboten, sich den Quellcode von anderen

    schon aus dem Idle heraus das Startbit > ausgeben kann. Stimmt, so ist es kompakter. > Und das "when others" kann ich weglassen, wenn sowieso alle Zustände der > FSM auscodiert sind: Hm, das habe ich jetzt sogar als "Information" des Synthesizers entdeckt. :)

    FPGA, VHDL & Co. ·vhdlnub · ·14 Antworten

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    meanvalue.vhdl

    clk); state <= next_state; end process; Averaging : process (state, v_in_new) begin case state is when reset => counter <= (others => '0'); summe_u <= (others => '0'); next_state <= idle; when idle => v_out_new <= '0'; --nothing to do, just stay and wait when inc => counter <= counter + 1; next_state <= add; when add => summe_u <= summe_u + unsigned(v_in); if(counter = 3) then counter <= (others => '0'); next_state <= mean; else next_state <= idle; end if; when mean => v_out <= std_logic_vector(summe_u(13 downto

    in „FSM mit "zwei Clocks"“ · FPGA, VHDL & Co. ·

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    gh_fifo_sync_sr.vhd

    -- Write address counter ------------- ----------------------------------------- add_WR_CE <= '0' when (ifull = '1') else '0' when (WR = '0') else '1'; process (clk,rst) begin if (rst = '1') then add_WR <= (others => '0'); elsif (rising_edge(clk)) then if (srst = '1') then add_WR <= (others => '0');

    in „gh_fifo_sync_sr: loadless signals?“ · FPGA, VHDL & Co. ·

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    TSBUF_V2.vhd

    WRITE_ENABLE; RD_TSBUF <= not RD and WR; READ_BUS: IN_DATA <= INOUT_DATA; INOUT_DATA <= X_DATA(7 downto 0) when WRITE_1_ENABLE = '1' else (others => 'Z'); INOUT_DATA <= ("0000" & X_DATA(11 downto 8)) when WRITE_2_ENABLE = '1' else (others => 'Z'); INOUT_DATA <= Y_DATA(7 downto 0) when WRITE_3_ENABLE = '1' else (others => 'Z'); INOUT_DATA <= ("0000" & Y_DATA(11 downto 8)) when WRITE_4_ENABLE = '1' else (others => 'Z'); SET_CFG_REG: process(RD_TSBUF, IN_DATA) begin if RD_TSBUF = '1' then CFG_DATA(7 downto 6) <= IN_DATA

    in „VHDL-Tristatebuffer will nicht“ · FPGA, VHDL & Co. ·

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    'x' einem std_logic_vector zuweisen

    habe hier diese anweisung: [vhdl] with ram_sw select add_b <= std_logic_vector(wr_adr_b) when '1' , std_logic_vector(rd_adr_b) when '0', 'xxxxx' when others; [/vhdl] leider kann ich hier ja keinen unbestimmten wert einem std_logic_vector zuweisen. wenn ich es weglasse ist es ja nicht falsch

    simulation tut dann nicht. wenn ich z.b. ein std_logic typ habe dann kann ich da einfach ein < ...,'x' when others > dahinter setzen, nur wie mache ich das bei vector types? mfg Andi

    FPGA, VHDL & Co. ·Andi Z. · ·4 Antworten

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    VHDL.txt

    - when "1010" => led <= x"cf"; -- --XX---- when "1011" => led <= x"9f"; -- -XX----- when others => led <= x"ff"; -- -------- end case; end if; -- S1 Schleife -- Taster abfragen if (key(1)='1') then led <=

    in „Dringend Hilfe gesucht - XC9572xl“ · FPGA, VHDL & Co. ·

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    Zähler

    std_logic_vector (3 downto 0); begin process(CLK, RES) begin if RES = '1' then QINT <= (others => '0'); elsif CLK'event and CLK = '1' then case QINT is when "0000" => QINT <= "0011" ; when "0011" => QINT <= "0101" ; when "0101" => QINT <= "0110" ; -- when "...." => QINT <= "...." ; when others => QINT <= "0000"; --when others => null; end case; end if; end process; Q <= QINT; end verhalten; [/VHDL] MfG Holger

    FPGA, VHDL & Co. ·kest · ·45 Antworten

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    crtc.vhd

    < mode(4)) else '0'; vga_r <= pixel(15 downto 11) when visible = '1' else (others => '0'); vga_g <= pixel(10 downto 5) when visible = '1' else (others => '0'); vga_b <= pixel( 4 downto 0) when visible = '1' else (others => '0'); -- fifo state fifo_full <= '1' when fifo_rp = fifo_wp + 1 else '0'; fifo_almost <= '1' when fifo_rp = fifo_wp + 2 else '0'; fifo_empty <= '1' when fifo_rp = fifo_wp else '0'; -- request and handle pixel data px_first <= '1' when fifo_hcount

    in „Frame-Synchronisierung für VGA“ · FPGA, VHDL & Co. ·

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    std_logic_vector Array in vhdl

    sig_DVAL : std_logic := '0'; SIGNAL sig_RED : std_logic_vector(7 downto 0) := (others => '0'); SIGNAL sig_GREEN : std_logic_vector(7 downto 0) := (others => '0'); SIGNAL sig_BLUE : std_logic_vector(7 downto 0) := (others => '0'); SIGNAL sig_RGB : std_logic_vector(23 downto 0) := (others => '0'); SIGNAL sig_NULL : std_logic_vector(1 downto 0) := (others => '0'); SIGNAL sig_DataPixelValue : std_logic_vector(31 downto 0) := (others => '0'); --End of my Signals

    FPGA, VHDL & Co. ·Antonio C. · ·23 Antworten

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    merge_data.vhd

    data change end if; end process; -- states process (w_state_reg,i_tick) begin case w_state_reg is when idle => -- when regular state is "idle" o_done <= '0'; w_index_next <= (others => '0'); if(i_tick ='1') then w_state_next <= start; end if; when start => -- when regular state is "start" o_busy <= '1'; w_data_next <= (others => 'Z'); if(g_o_wordwith <= g_i_wordwith) then w_state_next <= short; else w_state_next <= long; end if; when short => -- when regular state is "short" if i_tick = '0' then w_data_next( ((g_o_wordwith

    in „Serielles zusammenfassen von Bitvektoren einer UART (8 Bit -> 20 Bit ect.)“ · FPGA, VHDL & Co. ·

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    SPI mit 12 Bit A/D Wandler

    Mikrocontrollers (übrigens ich verwende den AtMega16) steht folgendes: • Bit 7 – SPIF: SPI Interrupt Flag When a serial transfer is complete, the SPIF Flag is set. An interrupt is generated if SPIE in SPCR is set and global interrupts are enabled. If SS is an input and is driven low when the SPI is in Master mode, this will also set the SPIF Flag. SPIF is cleared by hardware when executing the corresponding interrupt handling vector. Alternatively, the SPIF bit is cleared by first reading the SPI Status Register with SPIF set, then accessing the SPI Data Register (SPDR).

    Mikrocontroller und Digitale Elektronik ·unwissend · ·10 Antworten

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    ISE Testbench Impulsgenerator

    zeigt er die richtigen Werte für den Vektor E an, jedoch sind die des Ausgangsvektors die Werte der when others (< when others => A <= x"E"; >) Zuweisung. Für einen Tipp wäre ich sehr Dankbar... Grüße dominic

    es keinen der werte, die in der state machine abgefragt werden. deswegen springt sie immer in den OTHERS-Zweig. bei in die entity mal dein eingang mit ein und verbinde alles, dann könnte vielleicht auch was passieren. ;)

    FPGA, VHDL & Co. ·Dominic B. · ·7 Antworten

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    user_logic.vhd

    ) is begin if Bus2IP_Clk'event and Bus2IP_Clk = '1' then if Bus2IP_Reset = '1' then slv_reg0 <= (others => '0'); slv_reg1 <= (others => '0'); slv_reg2 <= (others => '0'); else case slv_reg_write_sel is when "100" => for byte_index in 0 to (C_SLV_DWIDTH/8)-1 loop if ( Bus2IP_BE(byte_index) = '1' ) then

    in „[VHDL] Mappen von Ports klappt nicht“ · FPGA, VHDL & Co. ·

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    dso.vhd

    NEXTSTATE <= RESET_ADR; end if; when RESET_ADR => NEXTSTATE <= IDLE; when others => NEXTSTATE <= IDLE; end case; end process; --clock-ausgang für den ad-wandler: invertiert, da bei steigender taktflanke ein neuer --wert ausgegeben wird

    in „Zähler aus zwei Clock-Quellen speisen“ · FPGA, VHDL & Co. ·

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    FSMTest.vhd

    cpuClk'event AND cpuClk = '1' THEN IF cpuRst = '1' THEN intMemEn <= '0'; intMemWe <= '0'; adReg <= (OTHERS => '0'); intMemDataOut <= (OTHERS => '0'); state <= STPutW0; ELSE CASE state IS WHEN STPutW0 => adReg <= o"0014"; intMemDataOut <= o"1111"; intMemEn <= '1'; intMemWe <= '1'; state <= STPutW1; WHEN

    in „VHDL Zugriff FSM auf Speicher“ · FPGA, VHDL & Co. ·

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    Wittig(welec) DSO W20xxA Open Source Firmware (Teil5)

    longer important. The limiting factor is the internal RAM size. Some modes need more RAM space as others. So you can choose for some modes 32Kbyte buffer size. 김사백 schrieb im Beitrag #3863563: > So when it using 1000s/div in USTB how much is the maximum time it is > possible to browse the memorized

    with some ranges of time base. Then, being dreaming I would suggest some things already asked by others in the past: 1) Maybe simple to do, put a warning on the screen in order to signaling when persistence is on. 2) Maybe hard to do, allow for uncalibrated VOLTS/DIV knob in order to fine scale

    Mikrocontroller und Digitale Elektronik ·eProfi · ·1543 Antworten

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    Neuron.vhd

    Add_invalid_op, rdy => Add_rdy ); process begin wait until rising_edge(clk); if(reset = '1') then Add_sum <= (others => '0'); Mult_a <= (others => '0'); Mult_b <= (others => '0'); int_Output <= (others => '0'); int_ready <= '1'; Neuron_state <= idle; counter <= 0; else case Neuron_state is when idle => if(execute

    in „Pipeline MAC-Unit: Problem mit Latency“ · FPGA, VHDL & Co. ·

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    sr_adc5.vhdl

    process serial data counter process (cs, o_clock, scounter) begin if (cs = '0') then acounter <= (others=>'0'); nWE <= '1'; elsif rising_edge(o_clock) then case scounter is when "000000" => -- 0 aconv <= '1'; when "000010" => -- 2 aconv <= '0'; when "011111" => -- 31 acounter <= std_logic_vector(unsigned

    in „Der vhdl-Schnipsel-Anfängerfragen Thread“ · FPGA, VHDL & Co. ·

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    SPI in VHDL, unerklärliches Verhalten

    := delay_counter0 + 1; end if; when others => end case; end if; end process; [/vhdl] Ich habe noch nicht ganz begriffen, wie genau die SPI-Schnittstelle des MCP3008 arbeitet, insbesondere, weil es anscheinend einen

    else delay_counter0 := delay_counter0 + 1; end if; when others => end case; end if; end process; [/vhdl]

    FPGA, VHDL & Co. ·Md M. · ·4 Antworten

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    Grundlegendes Problem oder nur Stilfrage?

    Defaultzuweisung vor dem case. Das machte bei mir bisher keine Probleme. Ich vermisse aber in deiner SM ein "when others". Außerdem wird in deinem Reset kein Reset-State definiert.. was aber eigentlich egal ist (irgendeiner wirds schon sein). Probieren kannst du auch noch das Encoding der SM einzustellen bei

    hatte die Statemachine nur so grob skizziert, um die Frage zu erklären. Natürlich hat meine noch ein "when others" und ein reset-state gibt es auch. Ich habe auch mittlerweile den Fehler gefunden: Die Fifo Statemachines sind ok. Was den Fehler macht ist die Statemachine, die die Daten vom Fifo liest und

    FPGA, VHDL & Co. ·Breti · ·5 Antworten

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    crtc.vhd

    (fifo_rp)); fifo_rp <= fifo_rp + 1; end if; end process; -- drive sync signals vga_hs <= '0' when hcount < mode(1) else '1' when hcount < mode(2) else '0'; vga_vs <= '0' when vcount < mode(5) else '1' when vcount < mode(6) else '0'; -- drive pixel data visible <= '1' when (hcount < mode(0) and vcount < mode(4)) else '0'; vga_r <= pixel(15 downto 11) when visible = '1' else (others => '0'); vga_g <= pixel(10 downto 5) when visible = '1' else (others => '0'); vga_b <= pixel( 4 downto 0) when visible = '1' else (others => '0'); -- fifo state fifo_full

    in „Frame-Synchronisierung für VGA“ · FPGA, VHDL & Co. ·

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    user_logic.vhd

    ) is begin if Bus2IP_Clk'event and Bus2IP_Clk = '1' then if Bus2IP_Reset = '1' then slv_reg0 <= (others => '0'); slv_reg1 <= (others => '0'); --slv_reg2 <= (others => '0'); else case slv_reg_write_sel is when "100" => for byte_index in 0 to (C_SLV_DWIDTH/8)-1 loop if ( Bus2IP_BE(byte_index) = '1' ) then

    in „Eigenen Code sauber in PLB Slave Template einbinden“ · FPGA, VHDL & Co. ·

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    user_logic.vhd

    ) is begin if Bus2IP_Clk'event and Bus2IP_Clk = '1' then if Bus2IP_Reset = '1' then slv_reg0 <= (others => '0'); slv_reg1 <= (others => '0'); slv_reg2 <= (others => '0'); else case slv_reg_write_sel is when "100" => for byte_index in 0 to (C_SLV_DWIDTH/8)-1 loop if ( Bus2IP_BE(byte_index) = '1' ) then

    in „startan 3e starte kit, DAC in C in SDK“ · FPGA, VHDL & Co. ·

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    user_logic.vhd

    ) is begin if Bus2IP_Clk'event and Bus2IP_Clk = '1' then if Bus2IP_Reset = '1' then slv_reg0 <= (others => '0'); slv_reg1 <= (others => '0'); slv_reg2 <= (others => '0'); else case slv_reg_write_sel is when "100" => for byte_index in 0 to (C_SLV_DWIDTH/8)-1 loop if ( Bus2IP_BE(byte_index) = '1' ) then

    in „spartan 3e starter kit, DAC in C in SDK“ · FPGA, VHDL & Co. ·

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    user_logic.vhd

    ) is begin if Bus2IP_Clk'event and Bus2IP_Clk = '1' then if Bus2IP_Reset = '1' then slv_reg0 <= (others => '0'); slv_reg1 <= (others => '0'); slv_reg2 <= (others => '0'); else case slv_reg_write_sel is when "100" => for byte_index in 0 to (C_SLV_DWIDTH/8)-1 loop if ( Bus2IP_BE(byte_index) = '1' ) then

    in „Slaveregister in SDK“ · FPGA, VHDL & Co. ·