Suchergebnisse für "when others"

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3880 Treffer für when others Suchergebnisse für "when others"

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    asm.vhd

    <= S2; else next_state <= S1; end if; when S2 => product <= std_logic_vector(result); if M(0) = '1' then add <= '1'; end if; next_state <= S3; when S3 => product <= std_logic_vector(result_shift); shift <= '1'; CU <= '1'; if CD = '1' then next_state <= S4; product <= std_logic_vector(result); else next_state <= S2; end if; when S4 => done_int <= '1'; next_state <= S0; when others => next_state <= S0; end case; end process; end Behavioral;

    in „Sequential System Design Using ASM Charts“ · FPGA, VHDL & Co. ·

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    lauflicht_zaehler.vhd

    ' then temp := F0 & F1 & F2 & F3; case temp is when "1000" => if COUNTER(17) = '1' then if M_Bit = '0' then LED <= LED + 1; end if; M_Bit <= '1' ; else M_Bit <= '0' ; end if; when "0100" => if COUNTER(19) = '1' then if M_Bit = '0' then LED <= LED + 1

    in „Addition & Multiplikation mit FPGA“ · FPGA, VHDL & Co. ·

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    PIO implementieren: in + out oder inout?

    : [vhdl] bidir <= a when oen='0' else (others->'Z'); b <= bidir; [/vhdl]

    Lothar M. schrieb im Beitrag #6325547: > bidir <= a when oen='0' else (others->'Z'); > b <= bidir; Ja, das mache ich auch genau so. Nur letztens bin ich damit bei Lattice Diamond reingefallen: Ich brauchte den Input nicht und prompt machte der

    FPGA, VHDL & Co. ·Jörg W. · ·7 Antworten

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    Simualtion nach bestimmter Bedingung beenden

    Signal auf 0 gesetzt aber die Simulation wird weiter fortgeführt else case n is when "00000010" => x <= x"0000"; when others => x <= signal(6 downto 0); end case; end if; [/vhdl] Ich bin offen für jede Anregung.Danke.

    = "00000011") report "n ist größer als 3" severity failure; case n is when "00000010" => x <= x"0000"; when others => x <= signal(6 downto 0); end case; [/vhdl] Allerdings hätte ich da noch eine Frage: Was ist dein /eigentliches/ Problem?

    FPGA, VHDL & Co. ·Olli · ·2 Antworten

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    Vergleich: unsigned mit Konstante

    Du musst len mit einem Vektor vergleichen: [vhdl] control_done <= (len = (others => '0')); [/vhdl]

    : control_done <= '1' when len = (len'range => '0') else '0';

    FPGA, VHDL & Co. ·marc · ·4 Antworten

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    Fehlermeldung: ERROR - BN126 : is missing a driver.

    den anderen Fällen bis auf die Anzahl der Loops. Es funktioniert auch nicht, wenn ich "111" durch "others" ersetze, oder "when others => irgendein default wert" hinter den Block packe. Könnte mir jemand vllt einen Tipp geben? Ich frage mich auch warum output_clk_c einen Fehler verursacht. Dieses Signal

    signal sr : std_logic_vector (3 downto 0) := "1111"; begin sr <= not sr(0) & sr(3 downto 1) when rising_edge(input_clk); clk_out <= sr(3) when phase_shift="001" or phase_shift="011" else sr(2) when phase_shift="011" else sr(1) when phase_shift="101" or phase_shift

    FPGA, VHDL & Co. ·blackandpink · ·4 Antworten

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    Width mismatch detected on comparator

    Bestandteile wieder. Also zuerst definiere ich: [vhdl] signal pixel_counter : unsigned(11 downto 0) := (others => '0'); constant TEST_INT_CONST : integer := 10; signal test_int : integer := 0; [/vhdl] Dann habe ich: [vhdl] test_int <= 0 when (bedingung = '1') else TEST_INT_CONST; [/vhdl

    rising_edge(clk) then ... if (pixel_counter > test_int) then data_out <= (others => '1'); else data_out <= (others => '0'); end if; ... [/vhdl]

    FPGA, VHDL & Co. ·Anguel S. · ·11 Antworten

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    Frequenzteiler 1:1000

    IF (reset = '0') THEN -- asynchroner Reset counter <= (others => '0'); clk_1ms <= '0'; ELSIF (rising_edge(clk_1us)) THEN IF (counter < "1111100111") THEN -- hochzählen bis 999

    ; else count <= count +1; endif; endif; count_exp <= '1' when count = count_END else '0';

    FPGA, VHDL & Co. ·Martin Spider · ·12 Antworten

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    blitz_adress_decoder.txt

    Adresse an Ausgangspins a7_0_out <= adr16_0(7 downto 0); a16_out <= adr16_0(16); cs_ram<='0' when adr16_0(16)='1' else '1'; cs_lcd<='0' when adr16_0=B"0" & X"FFFF" else '1'; cs_outport<='0' when adr16_0=B"0" & X"FFFE" else '1'; cs_inport<='0' when adr16_0=B"0" & X"FFFD" else '1'; cs_ctrl<='0' when

    in „interne Chip-Select-Signale erzeugen“ · FPGA, VHDL & Co. ·

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    blitz_adress_decoder.vhd

    a7_0_out <= adr16_0(7 downto 0); a16_out <= adr16_0(16); end process; cs_ram<='0' when adr16_0(16)='1' else '1'; cs_lcd<='0' when adr16_0(16)='0' AND adr16_0(1 downto 0)=b"11" else '1'; cs_outport<='0' when adr16_0(16)='0' AND adr16_0(1 downto 0)=b"10" else '1'; cs_inport<='0' when adr16

    in „interne Chip-Select-Signale erzeugen“ · FPGA, VHDL & Co. ·

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    warenautomat.vhd

    stored_items_next <= stored_items_reg; error_next <= error_reg; hex3_next <= hex3_reg; hex2 <= (others=>'1'); hex1_disp <= money_reg; -- there are only multiples of 10, so this sevensegment is always zero hex0_disp <= (others=>'0'); case state_reg is when idle => -- money input if (r_e_pb(0)='1') then

    in „FSM - zu komplexes Ergebnis in Synthese“ · FPGA, VHDL & Co. ·

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    Bussystem in VHDL

    mir viel zu kompliziert, letztendlich ist das or_reduce() ja nichts anderes als ein Vergleich mit (others => '0): [vhdl] function or_reduce(V : std_logic_vector) return std_ulogic is constant cmp : std_logic_vector(V'range) := (others => '0'); begin if cmp = V then return '0';

    erschlagen, der sehr Pflegeleicht ist. [vhdl] ---BUS multiplexer BBUS_out <= slave(0) when BSEL(0)='1' else --DRAM slave(1) when BSEL(2)='1' else --UART slave(2); --Bus Dummy [/vhdl] Für die Selektleitungen nutze ich die Adressbereiche und habe hier ein hex

    FPGA, VHDL & Co. ·S. R. · ·14 Antworten

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    tb_FIR_AD7960.vhd

    std_logic := '1'; -- slave is ready signal s_axis_data_tdata : std_logic_vector(23 downto 0) := (others => '0'); -- data payload -- Data master channel signals signal m_axis_data_tvalid : std_logic := '0'; -- payload is valid signal m_axis_data_tdata : std_logic_vector(23 downto 0) := (others => '0')

    in „Fehlermeldung Vivado Simulation“ · FPGA, VHDL & Co. ·

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    Addition von std_logic_vector?

    Behavioral of addSubUnit is begin With ctrl select data_out <= data1_in + data2_i) when 0, data1_in - data2_in when others; end Behavioral; [/vhdl] Die Fehlermeldung lautet: "+ can not have such operands in this context." und "- can not have such operands in this context."

    multiplexer is signal temp_sel, temp_nE : std_logic_vector(inputs_A'length); begin temp_SEL <= (others => SEL); temp_nE <= (others => nE); --unbedingte Signalzuweisung für Multiplexer C_out <= (inputs_A AND NOT(TEMP_SEL)) OR (inputs_B AND temp_SEL) or temp_nE; end Behavioral; [/code]

    FPGA, VHDL & Co. ·Tobias · ·9 Antworten

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    acc_sensor.vhd

    count_global<=count_global+1; cs<='1'; dio_en<='1'; dio_signal<='0'; nullbit<='1'; ce_global<='0'; when 4 => resultout3<=result; count_confbits<=count_confbits+1; count_global<=count_global+1; cs<='1'; dio_en<='1'; dio_signal<='0'; nullbit<='1'; ce_global<='0'; newdata<='1'; when others => end case; when

    in „Ist sowas synthetisierbar“ · FPGA, VHDL & Co. ·

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    FIFO läuft über

    GREEN<=RAM2OUT2; BLUE<=RAM2OUT2; ELSIF( RAM2EMPTY='1')THEN RED<=(others=>'1'); BLUE<=(others=>'0'); GREEN<=(OTHERS=>'0'); END IF; [/vhdl] Und außerhalb des Prozesses steht einfach: RAM2FULL<='1' WHEN RAM2ADDR2=RAM2FULL_POINTER ELSE '0'; RAM2EMPTY<='1' WHEN RAM2ADDR1=RAM2ADDR2 ELSE '0';

    FPGA, VHDL & Co. ·GS · ·6 Antworten

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    i2c_slave.vhd

    if Reset_n='0' then state_q <= IDLE; error_q <= NO_ERROR; --transfer_q <= READ; rx_shiftreg_q <= (others=>'0'); tx_shiftreg_q <= (others=>'0'); rx_data <= (others=>'0'); wr_buf_q <= (others=>'0'); ld_tx_shiftreg_q <= false; ld_tx_2_q <= false; ld_tx_3_q <= false; busy_q <= false; tx_empty_q <= '0'; --

    in „FPGA-Funktion I2C-Slave VHDL“ · Projekte & Code ·

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    Drehrichtungserkennung

    "; -- Nur achte Led an when others => Led <= "00000000"; -- Alle Led's aus end case; else -- Balken-Betrieb case qint is when "0000" => Led <= "00000001"; -- Erste Led an when "0001" => Led <= "00000011

    Led an when "0110" => Led <= "01111111"; -- Siebte Led an when "0111" => Led <= "11111111"; -- Achte Led an when others => Led <= "00000000"; -- Alle Led's aus end case; end if; end process;

    FPGA, VHDL & Co. ·Jack D. · ·6 Antworten

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    sample2.vhd

    _1; -- USB read byte 1 when wait_for_rxf_low_1 => if(nUSB_RXF_LCH = '0') then STATE_MACHINE <= usb_read_1; end if; when usb_read_1 => STATE_MACHINE <= wait_one_cycle_1; when wait_one_cycle_1 => STATE_MACHINE <= wait_for_rxf_low

    in „Ftdi245 Vhdl Code“ · FPGA, VHDL & Co. ·

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    clk'event bei beiden Taktflanken

    einfach mit Multiplexern. Das ist ja DDR und hab zig mal gemacht, und es funktioniert Data_In <= DQ when (clk='1') else (others=>'Z'); ADDR <= Addresse when (clk='0') else (others =>'Z'); also clk als Steuereingang des Multiplexers. Verstehe jetzt Dein Problem nicht ;-) Kest

    FPGA, VHDL & Co. ·Thomas Pototschnig · ·16 Antworten

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    RAM basierter Bubble Sort in VHDL

    (5 downto 0) := (others => '0'); signal addrb_d3 : std_logic_vector(5 downto 0) := (others => '0'); signal addrb_d4 : std_logic_vector(5 downto 0) := (others => '0'); signal dout_a : std_logic_vector

    addrb <= addra + 1; end if; i <= i+1; -- addra else i <= (others => '0'); n <= n + 1; end if; else busy <= '0'; --do <= din; end if; end if; end if; end process; done <= '1' when start

    FPGA, VHDL & Co. ·Bubble · ·2 Antworten

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    SDRAM_Controller.vhd

    if; when init_LMR => current_state <= init_LMR1; sdram_cmd <= CMD_MRS; --sdram_addr <= (others => '0'); --sdram_addr(6 downto 4) <= std_logic_vector(to_unsigned(SDRAM_CAS, 3)); -- latency mode --sdram_addr(3

    in „SDRAM am FPGA in VHDL“ · FPGA, VHDL & Co. ·

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    SDRAM_Controller.vhd

    if; when init_LMR => current_state <= init_LMR1; sdram_cmd <= CMD_MRS; --sdram_addr <= (others => '0'); --sdram_addr(6 downto 4) <= std_logic_vector(to_unsigned(SDRAM_CAS, 3)); -- latency mode --sdram_addr(3

    in „SDRAM am FPGA in VHDL“ · FPGA, VHDL & Co. ·

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    tuerAutomat.vhdl

    CASE aktueller_zustand IS -- WHEN state_wait => timer <= timer + 1; -- IF timer = 6 THEN sechsSekFlag <= '1'; timer <= 0; --folge_zustand <= state_idle; sechsSekFlag <= '1'; -- ELSE sechsSekFlag <= '0'; -- END IF; -- WHEN OTHERS =>

    in „Signal bleibt ständig undefiniert“ · FPGA, VHDL & Co. ·

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    Über Conditions loopen (VHDL)

    > ausgang <= eingang0 when N = 0 else > eingang1 when N = 1 else > eingang2 when N = 2 else > ... > eingangNmax when N = Nmax; Der Trick und das Problem ist aber vermutlich

    also z.B.: [vhdl] ... constant AND_COMPARE : std_logic_vector (GENERIC_WIDTH-1 downto 0) := (others => '1'); ... ... trg <= '1' when a /= AND_COMPARE else '0'; ... [/vhdl] Erspart einem das ganze Package-Gedoens und ist auch unabhaengig davon, was fuer Tools/Plattformen ich benutzen will

    FPGA, VHDL & Co. ·Christoph · ·21 Antworten

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    Counter.vhd

    architecture body event_counter : process (clk, reset) begin if reset='0' then cnt <= 0; outputbuffer <= (others => '0'); state <= wait_for_count ; else if clk = '1' and clk'event then case state is when wait_for_count => if timebase ='0' then state <= door_closed ; else if count_int = '1' then state <= count_recognized

    in „Event Counter funktioniert nur in der Simulation“ · FPGA, VHDL & Co. ·

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    Wie unterschiedliche Clock-Domains verwenden?

    CurrentState <= State_Reset; else case CurrentState is when State_Reset => FIFO <= (others => '0'); --TransmitterValid <= '0'; CurrentState <= State_WaitForTransmitterReady; when State_WaitForTransmitterReady => --TransmitterValid <= '0'; --if(TransmitterReady = '1') then CurrentState <= WaitForValid

    FPGA, VHDL & Co. ·Daniel K. · ·8 Antworten

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    std_logic Rotation

    std_logic_vector (23 downto 0) := x"000001"; begin mastersr <= mastersr(22 downto 0) & mastersr(23) when rising_edge(clk); process variable einser : integer range 0 to 24; variable sr : std_logic_vector (23 downto 0); begin wait until rising_edge(clk); sr := (others=>'0');

    Eingangswert jetzt auf 23 Bit gekürzt... [vhdl] mastersr <= mastersr (21 downto 0) & mastersr (22) when rising_edge(CLK); rotation1 : process (CLK) variable einser : integer range 0 to 23; variable sr : std_logic_vector (22 downto 0); begin if rising_edge(CLK) then sr := (others =>

    FPGA, VHDL & Co. ·Ralf · ·20 Antworten

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    ATARI_PBI_FPGA.vhd

    led1; -- 2. 8fach LED Leiste when 14 => segment7 <= led16 & led15 & led14 & led13 & led12 & led11 & led10 & led9; when others => mux_nibble <= (others => '0'); segment7 <= "00000000"; end case; end if; end process set_mux_nibble; --

    in „Altera CycloneI ATARI-FPGA“ · FPGA, VHDL & Co. ·

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    MMB.vhd

    , AVR_AH) begin if AVR_WR = '0' and AVR_AH(7 downto 2) = "000100" then case AVR_AH(1 downto 0) is when "01" => Bank_Reg <= AVR_AD; -- 0x11?? when "10" => Port_Reg <= AVR_AD; -- 0x12?? when others => NULL; end case; end if; end process; process(AVR_RD, AVR_AH, Bank_Reg, Port_Reg) begin AVR_AD <= (others => 'Z'); if AVR_RD = '0' and AVR_AH(7 downto 2) = "000100" then case AVR_AH(1 downto 0) is when "01" => AVR_AD <= Bank_Reg; -- 0x11?? when "10" => AVR_AD <= Port_Reg; -- 0x12?? when others => NULL; end case; end if; end process; SPI_CS <= Port_Reg; SRAM_AH <= Bank_0 when A15 = '0' else Bank_1;

    in „AVR Ethernet Platine“ · Mikrocontroller und Digitale Elektronik ·

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    PCI/ISA -Bus?

    "0111", -- 7 "1111111" when "1000", -- 8 "1101111" when "1001", -- 9 "1110111" when "1010", -- A "1111100" when "1011", -- B "0111001" when "1100", -- C "1011110" when "1101", -- D "1111001" when "1110", -- E "1110001" when "1111", -- F "0111111" when others; -- 0 end Behavioral;

    Mikrocontroller und Digitale Elektronik ·Marcel Block · ·36 Antworten

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    VHDL Anfänger braucht Hilfe bei der Überprüfung IF-THEN-ELSE

    0110", -- '1' when "1100", '1' when "1101", '1' when "1111", '1' when "1110", -- '1' when "1000", '1' when "1001", '1' when "1011", '1' when "1010", 'X' when others; end verhalten; [/vhdl] > jedoch kann ich bei meinem > laienhaften Wissen nicht überprüfen, ob mein Gedankengang richtig ist. Dann installier dir schnellstens eine VHDL-Umgebung

    FPGA, VHDL & Co. ·Tobi A. · ·11 Antworten

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    Funktionsabbildung mit Altera Integer Arithmethic Megafunctions

    state is when S_start => state_nxt <= S_calc; when S_calc => calc='1'; if counter > 50 then --nach spätestens 50 takten sollte die berechnung fertig sein state_nxt <= S_done; end if; when S_done => done <= '1'; --idle end case; end process; END rtl; [/vhdl]

    FPGA, VHDL & Co. ·yunokwork · ·2 Antworten

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    Neue IDE und Programmiersprache zur FPGA Programmierung

    WHEN 1200006 => i := i + 1; Thread13 := 0; Thread9 := 2; WHEN others => Thread13 := 0; END CASE; WHEN 4 => IF (BTN = '1') THEN ELSE Thread9 := 0; END IF; WHEN others => Thread9 := 0; END CASE; END IF; END PROCESS; [/code] (Im Moment gibt es mit der öffentlichen Version nen Problem bei "i := 0;", weil ein fix nach hinten losgegangen ist. Wird

    FPGA, VHDL & Co. ·Leon B. · ·97 Antworten

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    Zwei Prozesse nutzen einen Vektor. Geht das so?

    - reagiert auf ce (change encoder) und RESET begin -- bei RESET - clear (others => '0') setzt alle Ausgaben auf '0', ... if (RESET = '1') then -- ... clear (others => '1') setzt alle Ausgaben auf '1', mit dem Setzen ... t_cnt1 <= (others => '1'); --

    begin -- Concurrent statt Prozess --> kurz und kompakt ;-) srGET0 <= srGET0(0) & GET0in when rising edge(clk); srGET1 <= srGET1(0) & GET1in when rising edge(clk); srGET2 <= srGET2(0) & GET2in when rising edge(clk); process begin wait until rising_edge(clk);

    FPGA, VHDL & Co. ·Reinhard J. · ·51 Antworten

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    MMB.vhd

    , AVR_AH) begin if AVR_WR = '0' and AVR_AH(7 downto 2) = "000100" then case AVR_AH(1 downto 0) is when "01" => Bank_Reg <= AVR_AD; -- 0x11?? when "10" => Port_Reg <= AVR_AD; -- 0x12?? when others => NULL; end case; end if; end process; process(AVR_RD, AVR_AH, Bank_Reg, Port_Reg) begin AVR_AD <= (others => 'Z'); if AVR_RD = '0' and AVR_AH(7 downto 2) = "000100" then case AVR_AH(1 downto 0) is when "01" => AVR_AD <= Bank_Reg; -- 0x11?? when "10" => AVR_AD <= Port_Reg; -- 0x12?? when others => NULL; end case; end if; end process; SPI_CS <= Port_Reg; SRAM_AH <= Bank_0 when A15 = '0' else Bank_1;

    in „AVR Ethernet Platine“ · Mikrocontroller und Digitale Elektronik ·

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    i2cmap.vhdl

    ctrl.select_wdata <= '1'; when others => end case; -- READ else case addr is when R_I2C_Stat => data_out(B_RXTX_READY) <= stat.rxtx_ready; data_out(B_HOLD) <= stat.hold; data_out(B_NAK) <= stat.nak; data_out(B_BUSY) <= stat.busy;

    in „Generieren von VHDL aus Gerätebeschreibungen“ · FPGA, VHDL & Co. ·

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    uart.vhd

    statussenden<=1; counter2:=0; txsenden:=txstartbuffer; txbusyser<='1'; else statussenden<=0; end if; end if; when others => null; end case; end if; --end if; else serout<='1'; counterout<=0; statussenden<=0; end if; end process seroutx; serstarten: process(txenable,txbusyser,reset) begin if reset='1' then if txbusyser

    in „Verständnisprobleme synchron, asynchron“ · FPGA, VHDL & Co. ·

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    Implementierung einer Figur

    es werden nämlich 3 Bits für die Zustände verwendet, 8 Zustände und nur 6 sind abgedeckt. Klar mit when others wird das gelöst, aber was hat dann die Beschränkung gebracht?

    Synthesizer der Meinung ist auf one-hot zu kodieren hast Du 6 Bits und 58 ungültige Zustände. Da hilft auch when others nicht. Meine Zustände haben übrigens Namen: [vhdl] type state_t is (IDLE, DOSOMETHING, DOSOMETHINGOTHER, READY); [/vhdl] Finde ich besser als [vhdl] type s16_type is ( S1, S2,

    FPGA, VHDL & Co. ·zakar95 · ·16 Antworten

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    LCD-Gesamt.txt

    if; elsif (reset='1') then init_start<='0'; end if; end process; with state_lcd select lcd_rs<='1' when lcd6|lcd8|lcd10|lcd12|lcd14|lcd16|lcd18|lcd20|lcd22|lcd24|lcd26|lcd28|lcd30|lcd32|lcd34|lcd36, '0' when others; with init_start select MuxS<='0' when '1', '1' when others; with state_lcd select db<=

    in „LCD Ansteuerung mit spartan-3E starter“ · FPGA, VHDL & Co. ·

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    receive.vhd

    Receive signal RxByteCounter : integer range 0 to 1521 := 0; signal Payload : byte(0 to 1507) := (others => "00000000"); signal RxCRC : std_logic_vector(31 downto 0) := (others => '1'); -- LED signal ledvec : std_logic_vector(15 downto 0) := (others => '0'); begin -- Generieren der Ethernet-Clock EthClk

    in „Fehler beim Erkennen der Präambel (Ethernet)“ · FPGA, VHDL & Co. ·

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    nibble_data.vhd

    when x"8A3" => counter <= (others => '0'); busy <= '0'; -- -- MIT LOOP EINFÜGEN der Daten!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!! -- when others => --data <= "0000"; -- if counter >= x"061" and counter

    in „VHDL 95% LUTs, wieso so viele?“ · FPGA, VHDL & Co. ·

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    Multi Source Fehler

    mux : PROCESS (DATA_OUTA_RAM1, DATA_OUTA_RAM1, ramenable_int) BEGIN CASE ramenable_int IS WHEN "01" => DATA_OUTA <= DATA_OUTA_RAM1; WHEN "10" => DATA_OUTA <= DATA_OUTA_RAM2; WHEN OTHERS => DATA_OUTA <= (OTHERS => '0'); END CASE; END PROCESS mux; [/vhdl] T.M. =========

    FPGA, VHDL & Co. ·Dirk · ·6 Antworten

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    Bidirektionale Pins in Quartus II (Altera)

    data_bus <= "ZZZZZZZZ"; end if; end process; -- Richtungsumschaltung my_io <= my_register when my_dir='1' else "ZZZZZZZZ"; [/vhdl] So in etwa. MFG Falk

    0); signal data_bus_out : std_logic_vector(7 downto 0); ... ... data_bus_io <= data_bus_out when (WR='0') and (ENA='1') else (others => 'Z'); data_bus_in <= data_bus_io when (WR='1') and (ENA='1') else (others => 'Z'); Jetzt muss du beide interne Signale mit deinem Kommunikationsmodul oder

    FPGA, VHDL & Co. ·Tobias P. · ·13 Antworten

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    Dreieckgenerator programmieren

    process(Takt) begin if (Takt ='1' and Takt'event) then case Counter_up_down is when 0 => Counter_up_down <= 1; when 1 => Counter_up_down <= 2; when 2 => Counter_up_down <= 3; when 253 => Counter_up_down <= 254; when 254 => Counter_up_down <= 255; when 255 => Counter_up_down <= 254; when 254 => Counter_up_down <= 253; when 253 => Counter_up_down <= 252; when 252 => Counter_up_down <= 251; end case;

    FPGA, VHDL & Co. ·VHDL Anfänger · ·11 Antworten

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    Demux Optimierung möglich?

    24) <= wdata; when "0100" => data(39 downto 32) <= wdata; when "0101" => data(47 downto 40) <= wdata; when "0110" => data(55 downto 48) <= wdata; when "0111" => data(63 downto

    88) <= wdata; when "1100" => data(103 downto 96) <= wdata; when "1101" => data(111 downto 104) <= wdata; when "1110" => data(119 downto 112) <= wdata; when others => data(127 downto

    FPGA, VHDL & Co. ·Martin · ·12 Antworten

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    Merkwürdige Quartus Optimierung

    ieee.std_logic_1164.all; entity blinker is port( LEDG : buffer std_logic_vector(7 downto 0) := (others => '0'); LEDR : buffer std_logic_vector(9 downto 0) := (others => '1'); CLOCK_50 : in std_logic ); end entity blinker; architecture behav of blinker is begin process(CLOCK_50)

    blinker; architecture behav of blinker is signal LEDRint : std_logic_vector(9 downto 0) := (others => '1'); signal LEDGint : std_logic_vector(7 downto 0) := (others => '0'); begin process(CLOCK_50) is variable count : integer := 0; begin if rising_edge(CLOCK_50) then count

    FPGA, VHDL & Co. ·Andy L. · ·33 Antworten

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    MPMC_NPI.vhd

    cnt_DataWordsPop : integer range 0 to 15 := 0; signal WR_Addr_int : std_logic_vector(31 downto 0) := (others => '0'); signal RD_Addr_int : std_logic_vector(31 downto 0) := (others => '0'); begin --- debug signals --- db_MPMC_RD_Addr <= (others => '0'); --- end debug signals --- RD_CLK <= MPMC_CLK0; WR_CLK

    in „ChipScope problem“ · FPGA, VHDL & Co. ·

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    xapp105_CPLD_VHDL_Introduction.pdf

    010" when "00000100", "011" when "00001000", "100" when "00010000", "101" when "00100000", "110" when "01000000", "111" when "10000000", "XXX" when others; end architecture ARCH; In both cases, three macrocells

    in „xilinx CPLD“ · FPGA, VHDL & Co. ·

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    VIVADO2014.4 VHDL 2008

    '3' "10011001" when "0100", -- Ziffer '4' "01001001" when "0101", -- Ziffer '5' "01000000" when "0110", -- Ziffer '6' "00011111" when "0111", -- Ziffer

    bis auf ein evtl. fehlendes "when others" für die nicht angegebenen Fälle sehe ich da aber auch keinen Fehler. Habe das "with select" auch schon selbst in der ISE verwendet. Schreib uns doch mal die Fehlermeldung die du bekommst

    FPGA, VHDL & Co. ·Marco G. · ·7 Antworten