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Klausurfrage
auf speed ankommt, dann sollte man testhalber eine LUT-lose Variante aus Carry-Chain Elementen synthetisieren. Also einen 9bit counter mit den unteren 8 bit als AND Eingang und das MSb als AND Ausgang. FPGA's sind auf schnelle Counter optimiert.
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gh_fifo_sync_sr: loadless signals?
Bit, zwei Kanäle). Die FiFos werden mit einer erwarteten Warnung (signal "empty" unconnected) synthetisiert. Gemapped wird der FiFo von ISE auf RAMB18E1. Dabei irritieren mich im Map-Report, PAR-Report, DRC_unrouted etc. jeweils 40 Warnungen über "loadless Signals" für jede FiFo-Unit (Mram_ram_mem1_RAMD_O
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Timespec von ISE nach Vivado
dass das ueberhaupt mit einem Multicycle funktioniert. Ich habe gerade mal folgendes mit Vivado synthetisieren lassen: [vhdl] library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; entity toplevel is Port ( a : in STD_LOGIC_VECTOR (15 downto 0); b : in STD_LOGIC_VECTOR
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RAM: warum nicht synthetisierbar?
Blechbieger schrieb im Beitrag #6280195: > Ein Modell eines externen RAM muss aber nicht synthetisierbar sein. Aber er will ja synthetisieren. Meine Frage: Warum soll man mit solchen Inferierten RAMs bauen und nimmt nicht die echten, die angeboten werden?
final ist und du ihn hier reinstellst, kann ich ihn auch mal noch in ISE, Vivado und Quartus synthetisieren. Dann haettest du auch noch einen Vendor abhaengigen Vergleich. :-)
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Syntheseergebnisse bewerten
arbeite mich gerade in die FPGA-Thematik ein und wollte mir dabei speziell anschauen, was die Syntheseergebnisse einer entwickelten Anwendung sind. Ich beschäftige mich mit der Intel Quartus Software und erhalte nur mehr oder weniger aussagekräftige "Reports" nach der Synthese. Im Summary der Synthese
vernachlässigen kann? Stromaufnahme, thermische Verlustleistung und EMV-Optimum. Das steht nicht im synthesereport, das muss man mit messequipment bestimmen.
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Testsender/Generator für 40MHz-Band
Da hast du offensichtlich _nichts_ verstanden. Bzw du verstehst in keiner Weise wie so ein Synthesizer funktioniert. Aber du möchtest hier unbedingt mit labern. Kurz beschrieben: der TO bräuchte für seine Zwecke überhaupt keine Fraktionalsysnthese, könnte trotzdem den ADF4351 für seine Zwecke
> Da hast du offensichtlich nichts verstanden. Bzw du verstehst > in keiner Weise wie so ein Synthesizer funktioniert. Aber du > möchtest hier unbedingt mit labern. > > Kurz beschrieben: der TO bräuchte für seine Zwecke überhaupt > keine Fraktionalsysnthese, könnte trotzdem den ADF4351 für >
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Umbau altes Roland E-Piano -jedes Fis geht nicht
Wieso sitzen da eigentlich zwei unterschiedliche Top-Octave-Synthesizer (oder -Generatoren) drauf, Datenblatt zum LM8072 hier: https://www.digchip.com/datasheets/parts/datasheet/413/LM8072-pdf.php Werden da zwei Sinusschwingungen gegeneinander leicht verstimmt erzeugt
den beiden LC-Kreisen lässt sich das schön machen, einen Quarz sehe ich nicht. Mein Wersi Synthesizer MK1 von 1986 mach das schon in Software, da gibt es einen schön verstimmten "Detune" Sound. Die Halbtöne lassen sich in 32 Mikroschritten verstimmen. PS.: die Werbeabteilung von Wersi war damals
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Leistungsmessung 2,4Ghz Modul
Wenn dich die Leistungen interessieren ... einen Attenuator vorne dran und am Synthesizer kalibrieren.
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Das Innenleben von Transistoren und Operationsverstärkern
auch der VCO Burr-Brown VFC110. Neu ist der TSA5510, ein "1,3 GHz I²C-Bus controlled Frequency Synthesizer", genauer ein PLL-Regelkreis für TV-Tuner: https://www.richis-lab.de/gen04.htm
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Vom Softwareentwickler zum FPGA-Entwickler - Einstiegshilfe gesucht
in Betracht gezogen? Da findet man schnell einen Einstieg. Gibt es einige Tutorials (inkl. Synthese-Ausgabe im Browser). Alex H. schrieb im Beitrag #6271751: > Kann > man einen FPGA mit einer CPU überhaupt vergleichen? Der hier sorgt auch immer wieder fuer dieselben ausufernden Diskussionen.
von: "Fokussiere" wuerde ich mich halt eher mal fuer eins der beiden Themen, also entweder FPGA-Synthese oder Signalverarbeitung, dann aber auf DSPs, entscheiden. Du kannst natuerlich, wenn du von der Software her kommst, selber eine programmierbare DSP-Pipeline entwickeln, viel Schreibarbeit sparen
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frequenzanzeige nachrüsten frequenzgenerator
noetigen Teilen nur recht umfaenglich zusammenbauen musste. Da ich hier hobbymaessig gerne an Synthesizern und deren Modulen herumschraube, ergibt sich oefters die Notwendigkeit des Abgleichs. Und da moechte ich meinen Eigenbau nach wie vor nicht missen. Bei 10 Messungen per Sekunde ist Anzeige hinreichend
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TRS-80 Model 1 - Talker/80 Voice Synthesizer
Wer noch keinen Voice Synthesizer für seinen TRS-80 Model 1 hat, kann sich demnächst selbst was *viel besseres* bauen: https://github.com/lambdamikel/Talker-80 Sourcen kommen Ende Mai Viel Spaß damit
prog. hat texte in silben zerlegt und diese dann aus einzelnen samplen und später durch eine FFT-synthese als sound ausgegeben. hatte es LESE genannt. die ausgabe ging per soundkarte oder delta-signa am drucker port. das ganz war in C geschrieben. hat wer auch so was gebastelt?
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VHDL Impulszähler spinnt
an, dann siehst du, was der Synthesizer gemacht hat und kannst kontrollieren, ob das dem entspricht, was du eigentlich beschreiben wollstest.
unvollständige Sensitivliste sorgt zuverlässig dafür, dass die Simulation nicht zur Hardware passt. Der Synthesizer sagt dir das auch, wenn du die Infos und Warnungen mal genau anschaust. > if ... and taster_old='0' then taster_old ist immer '0'...
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[Suche Anleitung] zur rauschenden Auswahl an Zenerdiode und Transistor
eines Hobby-Elektronikers ausgestattet mache ich mich da ran modulweise einen modularen Euro Rack Synthesizer zusammen zu bauen. Auf dem Programm stehen vollständigee Bausätze (Full Kits), Teil-Bausätzen (Frontpanel und PCB), bei denen ich die Bauteile separat beschaffen muss, bis hin zum Nachbau von
eines Hobby-Elektronikers ausgestattet mache ich mich da ran modulweise einen modularen Euro Rack Synthesizer zusammen zu bauen. Neben den Modulen ist das lernen ein wesentliches Ziel von mir. Auf dem Programm stehen vollständigen Bausätze (Full Kits), Teil-Bausätzen (Frontpanel und PCB), bei denen ich
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Raspberry-ähnliches Pentium2-233 System?
warum macht Intel nicht sowas auch für die alten Legacy-Teile 80286-586, um sie auf nen FPGA synthetisieren zu können. Das wäre nämlich genau das, was dafür gebraucht würde, in Verbindung mit ressourcenstarken FPGAs. Super Link!
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VHDL Frequenz der Clock durch Code ändern
------------------------------------------------------------------- [/pre] Das scheint der Synthesizer hinzubekommen. Jetzt kann sich das ja mal jemand mit Synplify, Quartus, Vivado und evtl. ISE anschauen. Anzumerken wäre noch: das sind die Ergebnisse nach der Synthese. Durch Map und Place&Route
Nach der Synthese hast du aber noch gar keine Ressourceninformation. Also nicht die, die wir hier vergleichen. LUTs, Core-cells, Carry-* gibt es erst nach dem Mapping. Synplify übernimmt die Schritte Synthese und
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Wired-Or-Bus statt TriState-Bus
ähnlich kompakte Schreibweise ermöglicht und nur "Basisfunktionen" von VHDL benutzt UND von allen Synthesetools beherrscht wird.
der Hardware-Emulation bei Isim/Vivado und dem Synthese-Ergebnis. Andere Syns spucken Warnungen oder sogar Fehler aus. GHDL setzt da streng die VHDL-Standards um, Isim hat Xilinx-spezifische 'Toleranzen'. Deswegen Stolperfalle. Wenn GHDL ein 'X' ausgibt,
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Synplify Pro vs. Lattice LSE – gibt's einen Vergleich?
dass man einen RAM zusammen definiert hat und dafür dann auch die vorgefertigten RAM-Blöcke synthetisieren würde.
Synplify konnte das, die LSE nicht. Deshalb verwende ich der Einfachheit halber gleich den Synopsys Synthesizer.
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VHDL: if-Anweisung mit verzögertem Signal
Hallo, für eine Testbench, d.h. nicht synthesefähigen Code, in VHDL (Vivado 2019.2.1) wollte ich den folgenden Ausdruck verwenden: [vhdl] signal x: STD_LOGIC; ... ... ... my_proc: process constant t : time := 123 ns; begin if ((x after
bei Vergleichen zulässig. Für meine Testbench wäre es eben nur eleganter gewesen. Bei einer synthesefähigen Beschreibung würde ich natürlich einen entsprechende Tri-State-Treiber instantiieren und ein T-Signal mitführen. Aber zum einen wäre "after" je eh nicht synthesefähig, und zum anderen hätte ich
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Transistoren - Die-Bilder
.welche Spannungen können unter ungünstigen Umständen auftreten? Nehmen wir an ich trage voll synthetische Kleidung, in Verbindung mit schön isolierten Schuhen. Meine nur spärlich vorhanden Haare stehen zu Berge, ich bin also so richtig geladen;-)
welche Spannungen können unter ungünstigen Umständen > auftreten? Nehmen wir an ich trage voll synthetische Kleidung, in > Verbindung mit schön isolierten Schuhen. Meine nur spärlich vorhanden > Haare stehen zu Berge, ich bin also so richtig geladen;-) https://de.wikipedia.org/wiki/ESD-Simulationsmodelle
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Elektronik Projekt
Benotung der Projektarbeit geschieht ausschliesslich auf Basis von Ergebnissen auf Papier oder in synthetischer Ersatzumgebung. Ja, dasselbe geduldige Papier welches Ergebnisse von geschummelten "Abgaswerte" aufnahm, die unter synthetischen Betriebsbedingungen zustande kamen... Aber vllt. haben genau
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Frequenzteiler um Faktor 1,5
www.digikey.de/products/de/integrated-circuits-ics/clock-timing-clock-generators-plls-frequency-synthesizers/728
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FFT mit nicht-2er-Potenzen
Newbie schrieb im Beitrag #6253694: > Also ist der Fehler woanders zu suchen. Synthetisiere Werte ähnlich des fraglichen Signals und lass die beiden FFT darauf los. Dann wirst du ja sehen, welche davon (oder ob überhaupt eine) richtig arbeitet.
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Interne Tristate Signale entfernen
der C Welt) und stehe vor folgendem Problem. Das Design soll mit Quartus auf einem Cyclone10 synthetisiert werden, ich glaube das ist nebensächlich. Ich habe ein Modul (nicht Toplevel) mit einem Tristate Signal: [code] assign b = en ? a : 1'bZ; [/code] b wurde dann auf einen externen Pin belegt
] und dann [code] reg_b <= b_clean; [/code]. Die Warnung bleibt jedoch bestehen, obwohl der Synthetisierer damit theoretisch in der Lage sein sollte (glaube ich zumindest) das 'Z' rauszuoptimieren. Gibt es hier einen besseren Trick? Danke für eure Hilfe.
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Digitale Signalverarbeitung
auszugeben. Eine variable Frequenzeinstellung kann man durch die Methode der Direkten Digitalen Synthese (DDS) realisieren. Digitaler Funktionsgenerator - ausführliche Erklärung des Verfahrens im PDF, Beispielcode für AVR - noch ein AVR-Projekt - noch eine Erklärung Aplication Note von Analog Devices
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Digitaleingang ESD-Schutz Modularsynth
entwickle ein Modul für einen Modularsynthesizer. Hier Beispiele für solche Module: https://synthesizers.com/modules.html Solche Module sind klassisch rein analog, aber mein Modul hat einen Digitalteil mit einem STM32. Es gibt einen Digitaleingang, den ich schützen möchte bezüglich ESD. - Eingangsspannung
protecting-inputs-in-digital-electronics https://forum.pjrc.com/threads/26694-Interfacing-with-a-modular-synth https://scienceprog.com/using-current-limiting-resistors-on-avr-io-pins/ https://arduino.stackexchange.com/questions/13126/best-way-to-protect-a-digital-or-analog-input-from-12volts https://www.muffwiggler.com
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Potenzfunktion in VHDL
entscheidenden Frage dran... Soweit mir bekannt ist, sind Potenzfunktionen (a^b) nur dann synthesefähig, wenn entweder die Basis (a) oder der Exponent (b) ein Vielfaches von 2 sind. Das gleiche gilt für die Modulo-Funktion Sehe ich das soweit richtig? Gibt es gegebenenfalls eine andere Möglichkeit
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Verilog: Wird ein Initial Block synthetisiert?
normalerweise mit VHDL unterwegs bin, aber gelegentlich Verilog-Code verstehen will: Schliesst das die Synthese/initiale Konfiguration mit ein - oder hängt das vom dem/der jeweiligen Synthesetool/Plattform ab?
Burkhard schrieb im Beitrag #6247541: > Schliesst das die Synthese/initiale > Konfiguration mit ein - oder hängt das vom dem/der jeweiligen > Synthesetool/Plattform ab? Ja.
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VHDL: umständlicher Code?
anschliessend korrigiert, meist mit Performanceeinbussen bestraft werden) erst mal dran gewöhnen. Der Synthese ist das wurscht.
Noch eine weitere Silbe zur Sensitivliste: diese Liste interessiert nur den Simulator. Der Synthesizer schert sich nicht darum, sondern meldet dir einfach, wenn ein Signal fehlt und meint dazu lapidar, dass deine Simulation Käse ist: "simulation will not match synthesis result".
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Bei steigender und fallender Flanke unterschiedlich Schaltzeiten
Jonas B. schrieb im Beitrag #6243394: > ja der Code ist für die Simulation, also nicht für eine Synthese > gedacht.
------------------------------------------------------------------- --synopsys synthesis_off FUNCTION rising_edge (SIGNAL s : std_ulogic) RETURN BOOLEAN IS -- pragma subpgm_id 231 BEGIN RETURN (s'EVENT AND (To_X01(s) = '1') AND (To_X01
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Panasonic VP-8130A
Datenblatt finden: https://www.scribd.com/document/45821187/Panasonic-VP-8132A-280MHz-AM-FM-Stereo-Synthesized-Signal-Generator Auch gefunden habe ich Benutzeranleitung und Service-Manual für einen HP 8131A, doch zu früh gefreut: Das Gerät von HP ist ein Pulsgenerator und trotz der Bezeichnung nicht identisch
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Debounce-Entity und Architecture in Zusammenhang mit Sate-Machine nutzen
den Zuständen hin- und herspringt. Noch ein Wort zum überflüssigen "when others", das dir der Synthesizer sicher als "nicht erreichbar" vor den Latz knallt: http://www.lothar-miller.de/s9y/categories/25-when-others Duke Scarring schrieb im Beitrag #6242973: > Bitte verwende nur die ieee.numeric_std.all
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Verilog blocking assignment vs wire
heraus? Ich würde das an deiner Stelle einfach mal ausprobieren und das dem Simulator und dem Synthesizer vorlegen. Und dann auf jeden Fall auch mal die Schaltung ansehen, die der Synthesizer aus deiner Beschreibung macht. Denn das ist ja, was da letzlich passieren soll: der Synthesizer soll deine Hardwarebeschreibung
keine blockierende Zuweisungen in getakteten always Blöcken verwenden. Vor allem nicht, wenn es synthetisierbar sein soll. In einem always Block mit posedge geschieht alles gleichzeitig bei der steigenden Flanke des Clocks, ganz egal in welcher Reihenfolge du es geschrieben hast. Es gibt allerdings
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Geräuschreduzierung über Gegenschall
Der Körperschall besitzt ebenso ein paar Variablen. Akustiker haben da einmal eine digitale Synthese eines Klangraumes vorgestellt. Zauberwort: Faltung. Hier kann man Musikinstrumenten die Charakteristik eines vorher "gespeicherten" Konzertsaals geben. Das zeigt, dass man mit digitaler Nachbearbeitung
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Windows Programm für Spektrum-Analyzer HP859x
Signalen, keine verschwommenen Fotos vom Analyzer-Bildschirm. Anbei mal eine Demo des AF4351 Synthesizers. Die erste Darstellung ist ein synthetisiertes Signal in Ganzzahl- Teilung. Frequenz des Phasendetektors 1.25 MHz, Teilerfaktor des Hauptteilers dann also 3200 (4GHz / 1.25 MHz). Die zweite
Nebenlinien durch Fraktional-Teilung. Diese Nebenlinien kann man ein wenig unterdrücken indem der Synthesizer die Modulation der Fraktionalteilung verschwimmen lassen kann und damit die Nebenlinien zum (verbreiteten) Rauschen degenerieren. Zum Modifizieren dieser Eigenschaft hat der ADF4351 ein Steuerbit
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Wie mit (vorübergehend) ungenutzten Signalen umgehen
Einstellung. ;-) Die Flags sind in der Regel da gut, wo man die Signale noch braucht nach dem Syntheseschritt, z.B. beim Instanzieren von Logic Analyzern. Jörg W. schrieb im Beitrag #6238916: > Da das ein iCE40UP ist, ist das Lattice Radiant. Ok, das habe ich noch nicht benutzt und daher kein Beispiel
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to_unsigned Wertebereich
dann als negative Zahl interpretiert wird). Mir kommt die Lösung erneut unsauber vor. Wir synthetisiert der Synthesizer in Vivado eigentlich einen grösser/kleiner Vergleich? Wird da ein Subtrahierer erzeugt und die Zahlen voneinander abgezogen um anhand des Vorzeichens des Resultats zu entscheiden
Beitrag #6234883: > In irgendeiner neuen VHDL-Version (VHDL-2020 oder 21?) Die dann 2023 vom Synthesizer unterstützt werden... :-( > soll aber der Integer endlich mal auf 64 Bit erweitert werden. Der Integer muss nicht "erweitert werden". Der kann das schon seit 1987. Die Entwickler der Tools müssen
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Willtek Schlumberger Stabilock 4031 4032
displays Failled, I am missing the technical diagram for this module basis duplex meter 229 062 ACPM SYNTHESIS 461 518 03 any available? Regards B. Antonio
Nein, das stimmt so nur fast. Das Kabel 140 verbindet Buchse 40 hinten links mit Buchse 140 des UHF SYNTH. Das Kabel 249 verbindet Buchse 49 (Attenuator) mit der Buchse 249 am UHF SYNTH. (Ersteres fehlt, zweites hast Du richtig.) Christian S. schrieb im Beitrag #8092565: > Hallo Ulrichl, Entschuldigung
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Kontrolle über LEs
unter "Settings->Compiler Settings->Advanced > Settings"? Da gibt es zwei Klassen, Fitter und Synthesis, da muss man wohl beide durchklopfen. (Screenshots als 'Inspiration' im Anhang). Und dann gibt es noch die tcl command line scripts (quartus_map, Quartus_fit, die sollten, müßen aber nicht gleich
Hexcodes im Memory per System-Monitor zu hacken. Darüberhinaus ist Quartus nicht das einzige synthese-tool für Cyclone, allerdings wohl das einzig kostenlose.
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Funkthermometer RFM69HW: Fehler im Python-Programm?
auch so im Datenblatt. Statt zu teilen habe ich die 61 Hz genommen. [pre] FSTEP Frequency synthesizer step FSTEP = FXOSC/2 19 - 61.0 - Hz [/pre]