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Zeigt her eure Kunstwerke (2020-2022) Bilder
Kleiner DIY Synth von 2019 Mein Blog: https://www.sequencer.de/synthesizer/threads/avr-synthesizer-wave-1-de-generator.87599/page-19 Gruß Rolf
16 Step Sequenzer + Synth Aber nicht per MIDI sondern direkter Audioausgabe durch einen 8bit Synthesizer mit 6 Wellenformen und 4 Hüllkurven. Damals hatte ich das Teil per Audiosamples betrieben. Die habe ich nun durch einen
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PC-Tastatur mit Tasten ohne Querversatz
läuft. Warum das Ganze: Es ist extrem umständlich, eine große Menge an Parametern in einem Synthesizer / Submixer zu ändern, wenn man das live machen will und mit einer Maus zu arbeiten. Dafür braucht es Controller. Ideal welche mit Fadern. Die gibt es im Musikbereich zu Hauf, aber leider ist praktisch
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Dividiererschaltungssynthese
Register in einem eigenen Prozess beschrieben wird. Ich nehme mal an, das Vertrauen in die Synthesetools war damals auch noch geringer. > So etwas baut man als fixe pipeline in entweder 2er, 4er (oder für die > hard core fans) 8er look-ahead-Architektur und lässt sie kontinuierlich > durchlaufen
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Skala halblinear n signifikante Stellen
Art Trägheit und "rollt weiter", wenn man nicht dreht, so wie ein schweres Metallpoti. In meinem Synth habe ich zudem eine Drucktastenfunktion im Drehgeber, um die Auflösung umzuschalten. Wenn man *vor* oder gar *bei* dem Drehen tastet, startet die Interpretation der Beschleunigung sofort auf einem
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Richtmikrofon
Richtungsfilterung auf Basis von einem Mikrofon-Array leisten. Die Richtwirkung wird im Signalprozessor synthetisch erzeugt.
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Frequency synthesizer startup cc1101
The only reference to "frequency synthesizer startup" I can find in the datasheet is in Figure 13, which is a state diagram that depicts the transitions between the various states the device can be in. There is a state labeled "Frequency synthesizer
calibration, settling", which simply appears to be the starting up, calibration and settling of the synthesizer. This is also explained by the text right next to the respective node in the diagram, which reads "Frequency synthesizer is turned on, can optionally be calibrated, and then settles to the correct
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Einfacher regelbarer Audio Tiefpass Filter
andere Schaltungsvariante wäre die Verwendung von OTA a'la LM13700. Die werden von den Analog-Synthesizer Leuten gerne verwendet. Bei denen findest du auch Filterschaltungen. Gesteuert wird der OTA mit einem Strom, den wiederum ein Poti liefern kann. Speziell für niedrige Frequenzen, z.B. als Filter
andere Schaltungsvariante wäre die Verwendung von OTA a'la LM13700. > Die werden von den Analog-Synthesizer Leuten gerne verwendet. Beim minimoog ging es noch viel einfacher: https://www.yusynth.net/Modular/Commun/MOOGVCF/Moogfilter-sch.jpg Im Kern braucht man nur die "Leiter" mit (unselektierten)
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Funktionsgenerator defekt
zunehmend wegdämpft? Vgl. z.B.: https://upload.wikimedia.org/wikipedia/commons/f/fa/Fourier_synthesis.svg Teilweise hast Du mit BNC-Kabel (100pF/M) gemessen. 100 pF zusammen mit dem 50-Ohm-Generatorausgang gibt das ein Tiefpass von 32 MHz. Gleicher Effekt wie oben. Tastköpfe (1:10) sollte man
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VHDL: Kombinatorische Schaltung oder Multiplexer
praktisch der anderen vorziehen? Ist eine sparsamer oder wird das ohnehin alles optimiert von der Synthese? Gruß und frohes Fest.
VarianteArray.png angehängt. Das kann man übrigens einfach selber mal ausprobieren und sich dabei die Synthesizer-Logs und den RTL-Schaltplan mal genauer anschauen. Den dann auftretenden Effekt nennt man "Lernen"... ;-)
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Spartan 6 XC6SLX16 vs. CycloneIV EP4CE15 Entwicklungsboard
> Du musst nur weiterblättern in der Liste unten: Entschuldigung. Wie ist das, sagt die Synthese auch schon einen Takt oder bekommt man den erst nach dem Routing? Vielleicht haben die das Routing weggelassen.
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Erfahrungen - Spektrumanalysator ARINST SSA Pro R2
einer FFT, gibt es nicht. Die Schrittweite des Empfängers kann fast beliebig klein (Fractional-N Synth.) sein. Die Schrittweite bzw. die Schrittanzahl (Messpunkte) wird sich wahrscheinlich an der horizontalen Auflösung (Anzahl Pixel) des Displays richten. > Aber wie ist das, wenn ich zwei Signale
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Co-Simulation mit open source
Um beliebige HDL-Blöcke in Hardware zu verifizieren kann man z. B. Testbenches schreiben die synthetisierbar sind. Dann lässt sich das ganze (Testbench + Design) im Simulator simulieren und läuft auch mit realer Geschwindigkeit im FPGA (an dem Punkt nenne ich das nicht mehr Simulation). Die synthetisierbare
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Unterschiedlicher Programmier-Datenstrom beim FPGA
Weitere Anwendungsfälle für das Ändern von Speicherinhalt nach Synthese/PAR zum Erzeugen verschiedener Bitstreams: - uC-Softcore Programm (mit eigenem svn/git repo) - geräteindividuelles kryptographisches Material
schrieb im Beitrag #6105151: > Weitere Anwendungsfälle für das Ändern von Speicherinhalt nach > Synthese/PAR zum Erzeugen verschiedener Bitstreams: > - uC-Softcore Programm (mit eigenem svn/git repo) Das steckt aber nicht im BIt-File (?) > - geräteindividuelles kryptographisches Material Das gehört
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Nutzt ihr noch "richtige" PC's? (ATX Formfaktor/Tower)
schon mit einem Notebook im stationären Modus arbeiten, was ich nur mittelprächtig fand. Bei FPGA-Synthesen war er, trotz 16 GB RAM, sehr schnell am Ende, vermutlich auf Grund einer thermischen Drosselung. Dadurch benötigte die Synthese dann auch rund zwei Stunden, und ein interaktives Arbeiten mit normalen
Tastatur besteht, mit Docking-Anschluss an ebensolches stationäres Equipment am Arbeitsplatz. FPGAs synthetisieren die damit allerdings keine, dafür ists beim Kundenkontakt sehr praktisch.
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Hold Time violation - was tun?
bevorzugte Lösung, aber hilft vielleicht, das Problem zu > analysieren. Top Idee - Getan, synthetisiert, getestet und für gut befunden! Timing bestens, Setup- und Holdslack ausgeglichen, was will man mehr. Made my day!
Rolf E. schrieb im Beitrag #6078544: > Top Idee - Getan, synthetisiert, getestet und für gut befunden! Timing > bestens, Setup- und Holdslack ausgeglichen, was will man mehr. Made my > day! Wenn's so funktioniert ist's ja bestens. Gratuliere.
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Bildung und Nutzung von Sunderland Tabellen für Sinus
aus den Werten vorgeben und hinterlegen und eine Feintabelle mit Korrektur werten von der VHDL-Synthese berechnen lassen, indem man die Grobwerte von den Zielwerten abzieht und sie mit dem feiner aufgelösten Vektor ins Verhältnis setzt. Je nach Geschmack schiebt man das ins BRAM oder in eine WHEN -Tabelle, die die Synthese dann berechnet und ins LUTs abbildet. Ich verfahre z.B. so bei einigen WAVE-TABLE-SYNTHESIS-Modulen, die eine Grundfrequenz haben: Diese wird in der Soll-Tabelle abgezogen und nur die Differenz
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Vivado und die undurchsichtigen Synthese-Einstellungen
Jede Synthese wird mit einer Random Seed gestartet. Du hast einfach nur Gluek gehabt. "Wer wuerfelt gewinnt!"
svedisk ficklampa schrieb im Beitrag #6075611: > Jede Synthese wird mit einer Random Seed gestartet. > > Du hast einfach nur Gluek gehabt. > > "Wer wuerfelt gewinnt!" Das ist/war beim Mapping, nicht bei der Synthese der Fall und diesen Ansatz gibt es
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Wasserstoff als chemischer Speicher Gesperrt
unfallsicheren Druckbehälters. Damit kommt man nur 50km weit. Besser also Methanol tanken (oder synthetischen Diesel), das ist Wasserstoff hydrolisiert, nur eben mit mit Metallhydrat.
Wenn schon synthetisches Methan erzeugt wird, kann man auch einen kleinen Schritt weitergehen und den viel besser lagerfähigen Methylalkohol erzeugen. Anlagen dafür gibt es schon (z.B. BASF). Man kann ihn auch direkt
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OLED Display scheinbar unversehrt und trotzdem kaputt?
ich in der Wohnung keine Teppiche, sondern Nur Parkett und Feinsteinzeug und auch sonst keine Synthetikstoffe. Ich meine ja nur, dass es auch durchaus eine Menge Videos gibt, in denen Leute komplett ohne ESD Prävention auf viel grobere Weise ihre Smartphones auseinandernehmen und die hinterher trotzdem
widersprochen, dass ESD gefährlich für Mikroelektronik ist? Habe ich behauptet, dass mein Zuhause mit Synthetik Flokati eingedeckt ist, mir die Haare senkrecht vom Kopf abstehen und ich den ganzen Tag Blitze aus den Fingern schieße und genau deshalb gerne smartphones auseinanderbaue, ohne mich zu erden?
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Wavetek 2407 Signal-Generator
WAVETEK 0.01-550MHz Synthesized Signal Generator, Model 2407 PLL scheint nicht auf allen Ferquenzbereichen sauber einzurasten, deshalb reparaturbedürftig! Operation & Service Manual dabei. Keine Garantie, keine Rücknahme!
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Text in einer Datei suchen und verschieben
formulieren. > Sonst artet das hier in Spekulation aus. Ja TO, mach ma' Beispiel. Prosa Text oder synthetischer Text (wie Daten oder Quellcode)? [1] PCRE * <https://pcre.org/pcre.txt> NB: Editoren ohne (PC)RE sind deren (Zeit-)Ver(sch-)wendung nicht wert.
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Vivado Version im BIT file checken und ändern - Checksumproblem?
reinschreiben was du willst und musst nur den Generate Bitstream Prozess neustarten (es ist kein neuer Synthese und P&R Lauf noetig).
initialisierte LUT *irgendwo* auf dem FPGA, was sich ziemlich sicher auch bei jedem Durchlauf der Synthese ändert. Wenn man das im BRAM hat, geht es recht einfach, früher hieß das data2mem, bei Vivado gibt's auch sowas...
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Problem mit Synth Modul (LM13700,2n3906)
Hallo, ich habe leider ein Problem mit meinem Synth Modul. Alles funktionier, bis auf die Decay(Attack) einstellung. Der Poti (unten links im Bild) funktioniert soweit. Es kommt eine einstellbare Spannung von 0 bis 10 V am Eingang des OP an. Am ausgang
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"Preprozessor" Berechnungen in VHDL möglich?
Vielen Dank für eure Antworten. Wird das dann ins FPGA synthetisiert? Ich möchte eigentlich die Berechnung quasi auf dem PC durchführen und das Array mittels aggregat funktion (generate section) vorfüllen so, dass das synthesetool nur noch konstanten vorfindet,
was hab' ich denn da geschrieben? synthetisierbar heisst das Wort ;)
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1-Bit-Komparator als Komponente für n-Bit-Komparator
runterbeten: VHDL ist eine Programmiersprache. Punkt. Aber ja, man *kann* damit HW simulieren und synthetisieren. Ansonsten empfehle ich das erste Kapitel der GHDL-Dokumentation oder die Grundlagen von Turing.
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Kondensatortausch
Hallo,Experten kurze Nachfrage betr. Austausch Tantal Kondensator; auf einer Synthie-Platine (siehe Foto, C 188 10myF 16V ) soll der dort bei C188 ausgebaute Tantal Kondensator ersetzt werden; eingelötet war dieser mit + an dem weiß abgesetztem Anschluss, was mich etwas verwirrte; weil
immerhin sind gut 40 Jahre vergangen... Martin S. schrieb im Beitrag #6062272: > auf einer > Synthie-Platine Darf man erfahren, welcher Synth das wäre, ein Musiksynth oder ein anderer?
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zu kleiner Pegel am Audio Out
mich hier mal an, die beiträge hier sind wirklich spannend. folgendes: der ausgangspegel am synthesizer ist zu klein, auch am mixer mit aufgedrehtem gain ist er einfach zu leise. nun dachte ich daran einfach die inverterschaltung zu ändern, die die ausgänge antreiben. einen teil des plans ist
>folgendes: der ausgangspegel am synthesizer ist zu klein, auch am mixer >mit aufgedrehtem gain ist er einfach zu leise. Ist das ein neues auftretendes Problem, oder war das schon imer so? >wenn ich das richtig verstehe müsste ich
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E-Mobilitaet - wie sieht der Antrieb eigentlich technisch aus?
diskutiert wurde eine fossile Standheizung. Gerhard O. schrieb im Beitrag #6103118: > Ohne synthetisches Öl oder "Blockheater" eingesteckt zu > haben würde der Motor auch nur schwer zu Starten zu sein. Synthetisches > Motoröl ist für extreme Kaltstarts sehr zu empfehlen. Die Diesel sind > ohne
Gerhard O. schrieb im Beitrag #6112223: > Abgesehen davon sollte > man nur synthetisches Motoröl benutzen. Benutzt man heutzutage etwas Andere als synthetisches Motoröl? Ich sehe als Hauptproblem, daß die reichem satten Stadteinwohner ihre Wille allen anderen diktieren wollen
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Entwicklung eines RAM mit Interface - Probleme mit der Synthese/Impl.
machen soll?) Was ich jetzt für Probleme habe: Ich bekomme folgende Fehler während der Synthese die mich stutzig machen: (1)[Synth 8-3331] design main has unconnected port clk (2)[Synth 8-327] inferring latch for variable 'ram_reg[0]' ["C:/Users/rddlr/Documents/Bachelor/01_Vivado/memory_interface_test_sram
herauszukommen und um zu verstehen, was man mit VHDL eigentlich (be-)schreibt war für mich das Buch "VHDL Synthese" von Reichhard und Schwarz sehr erhellend (Vermutlich gibt es das in eurer Uni Bibliothek).
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Lattice Spreadsheet - Read only?
definieren. Dazu habe ich alle Ports im VHDL deklariert jedoch noch ohne logische Verwendung. Nach der Synthese sind die Ports auch im Spreadsheet ersichtlich. Leider kann ich denen jedoch keinerlei Pins zuordnen. Bei einem Rechtsklick gibt es kein "assign pin" oder ähnliches. Kennt jemand dieses Problem
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DeepPCB: KI-basierter Autorouter Gesperrt
weil da ja auch das ganze HF Wissen des HF Design Ingenieurs und der Einsatz von ECAD Analysis und Synthesis Werkzeuge notwendig ist und die eng tolerierten geometrischen Kupfergeometrien die eigentlichen Komponenten sind. Es dürfte sehr schwierig sein der KI dieses Fachwissen und Praxis Erfahrung jahrelanger
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Lattice MachXO3 - Takt invertieren
wahrscheinlich wird alles rausoptimiert, daher gibt es auch keine Clock mehr. Kannst ja mal die Logs der Synthese anhaengen, dann kann man etwas mehr dazu sagen. Holger K. schrieb im Beitrag #6059135: > Ich habe ein sdc file angelegt und folgendes eingetragen: > create_clock -period 480.769 -name {clk}
. Zusätzlich haben die noch den Vorteil, dass es eine freie OpenSource Toolchain dafür gibt. Synthese, Place'n Route, Download, siehe Yosys und Projekt Trellis.
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Professionelle Entwicklung für AVR-Controller (Linux)
. Man kann durchaus auch einen Runner triggern, der nach dem durchspulen der Simulation (und Synthese) ein Bit-File auf den angeschlossenen Target jagt und die Testvektoren in echt stimuliert. Kostet jetzt auch nicht mehr so die Welt wie ein teurer ICT..
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LatticeECP3 Versa Development Kit
Entwicklungs Kit entschieden hast. Ein kleines, günstiges FPGA macht am Anfang viel mehr Sinn. Synthese und Download gehen viel schneller, und man wird nicht durch all die Sonderfunktionen abgelenkt.
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Erfahrungen mit Efinix?
board zu verwenden. Ein paar Hinweise zu der Software von denen: Die Software besitzt ein Synthese-tool aber KEINEN Simulator Die Software bekommt man nach Registrierung des Boards kostenlos (Konto erstellen!) Man bekommt nur für 1 Jahr Software-Updates(In meinem Fall) Fand die Sache manchmal
Xilinx 7 mit Speedgrade 1 hatte, wurde auf dem Trion mit dem höchsten Speedgrade minimal langsamer synthetisiert. Habe es aber mit paar kleinen Optimierungen trotzdem auf die nötigen 100 MHz Core-Clock Speed bekommen. Die Infos von dem Synthese-Report sind gut verständlich. Ansonsten werden "inout" nicht
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Synchroner Reset in Kombinatorik
Ende auch Flip-Flops mit asynchronem Reseteingang verbaut werden. Üblicherweise macht das der Synthesizer genau dann, wenn du im ersten Prozess ein D-FF mit asynchronem Reset beschreibst. [vhdl] process (reset, clk) begin if reset = '1' then shift <= (others => '0'); else clk'event and
irgendwelche Vorteile, wenn ich den Reset im zweiten Prozess ausführe statt im ersten Prozess? Die synthetisierte Logik wird ja immer dieselbe sein. Das Beispiel von Christoph ist interessant. Was ist der genaue Grund, warum man das nicht machen darf?
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Bitte um Tipp, Wie LautsprecherBrummen wegbekommen?
Kapazität hat ein Philosoph? Der Mensch hat ja sogar messbare Kapazitäten (Thermin-Orgel= der erste Synthesizer auf Kapazitätsbasis VCO ~1920). Das Gegenstück wäre der Schnurr. Eine Schnurrkatze oder ein schnurrender Motor hat ein wesentlich besseres Ansehen als ein Brummbär oder brummende Anlage. Was
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Clock Timing-Probleme in Quartus-Projekt
Kombinatorik-Ebenen ermittelt bzw. wie bist du dran > gegangen um meinen Fehler zu finden? Im Synthese-Report -> Setup Summary -> Rechte Maustaste -> Report Timing (in Timeing Analyzer UI) Da bekommst Du die einzelnen Signale fein geordnet nach schlechtestem Slack. Unter Statistics -> Count wird gleich
Christian F. schrieb im Beitrag #6051413: > Ich bin im Timing Analyzer. Synthese Report habe ich > nicht. Der Synthese-Report ist in Quartus Prime, nicht im Timing Analyzer: Window -> Compilation Report (oder einfach Strg+R) In dem Fenster unter "Table of Contents" -
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Arduino Motor Shield
Ich habe noch was gefunden: Da hat einer einen Balancierroboter mit dem Board gebaut: https://synthiam.com/GettingStarted/Build-Robots/SainSmart-Balance-Robot-17552 Vielleicht lässt sich da was aus der angehängten Software raus ziehen. Das Board hat immerhin einen eingebauten MPU-Anschluss und die
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DDS Compiler - Phase nur bis 16 Bit?
Bit-Phasen und synthetisieren ewig. Ich will die aber in LUT haben, damit sie klein bleiben. Typisch lassen sich die Umfänge ja stark reduzieren, wenn die Logik optimiert wird. Wenn es nur ein Sinus sein soll, dann tut gfs
In James A. Crawford's Synthesizer Design Handbook, Artech House < https://www.amazon.de/Frequency-Synthesizer-Handbook-Microwave-Hardcover-ebook/dp/B006TWYZ5Y/ref=sr_1_fkmr0_1?__mk_de_DE=%C3%85M%C3%85%C5%BD%C3%95%C3%91&keywords
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Bitte um Hilfe bei Timerprogrammierung
ganz lange Sicht möchte ich die Mikrocontroller gerne dazu nutzen Steuersignale von modularen Synthesizern zu verändern. Da können dann auch Eingangssignale mit unterschiedlichem Tastgrad dabei sein. Im Moment möchte ich erst einnmal lernen, wie ich mit dem Controller und den Timern überhaupt umgehe
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CLKIN bei PLLs in Vivado nicht mehr änderbar
den Takteingang CLKIN1 neu konfiguriert, z.B. von 100MHz auf 200MHz. Beide design-Verianten synthetisieren und die PLLs funktionieren. Nun wollte ich nach einigen Synthesen noch eine weitere PLL erstellen, muss aber nach dem Kopieren feststellen, dass in der kopierten PLL die Eingangstaktfrequenz
Markus W. schrieb im Beitrag #6045907: > Nun wollte ich nach einigen Synthesen noch eine weitere PLL erstellen, > muss aber nach dem Kopieren feststellen, dass in der kopierten PLL die > Eingangstaktfrequenz ausgegraut ist. Man kann sie nicht ändern. Auch die > bisher verwendeten