-
Thread
Stromverbrauch in 2019 grösser, als in 2018
leicht steigt, wenn sie mit der Version 2019.1 erzeugt werden, als mit der 2018.3. Dafür laufen die Synthesen schneller durch. Die Synthesen laufen mit denselben Scripten und Einstellungen. Kann es sein, dass man Genauigkeit und Optimierung dem Synthesetempo geopfert hat?
notwendig und meist mehr als nervig. Blockdesigns sind öfters mal pflegebedürftig. Falls die Synthese irgendwie schlechter ausfällt, würde ich zuerst schauen, ob die Syntheses überhaupt auf diesen Parameter ausgelegt war.
-
Thread
Transistor Verständniss Frage
Das ganze soll ein VCO für einen analogen Synthesizer sein. Bis auf diesen Doppeltransistor ist alles drauf. Am Ausgang ist alledings noch nichts zu messen.Ich denke mal ohne den Transistor werde ich da am Ausgang auch noch kein Signal bekommen.
blutengel schrieb im Beitrag #5995189: > Das ganze soll ein VCO für einen analogen Synthesizer sein. Dann könnte es ein Exponenzierer sein: Macht aus linearer Steuerspannung (von den Tasten her kommend) eine Spannung, die Frequenzproportional ist.
-
Thread
Xilinx Vitis
sich noch ganz andere Projekte nicht bauen. Ich benutze gerade 2019.1 und 2018.x parallel, um die Synthesen durchzubekommen. Mit dem einen wird gebaut, dann importiert, dann synthetisiert, um einen neuen Core einzubinden, dann geht es in die Netzliste und wird mit einem alten Projekt vernetzt, weil die
RAM Timings und async resets auf einmal. Gut wir haben einen HDL Wrapper, jetzt wird doch die synthese gehen. Nein er findet immernoch kein HDL Wrapper, WTH? Da wird meine Erinnerung jetzt dünn, ich hats irgendwie geschafft, dass er doch die Synthese anwirft und dann kamen nurnoch interessante
-
Artikel
DDS-Signalgenerator per USB
Analyzer genau wie moderne Messgeräte über USB. Lösung ist ein DDS, dies steht für Direct Digital Synthesis und ist ein Verfahren zur Erzeugung periodischer Signale. Dies kann sowohl ein Sinus-, Dreieck- oder Rechtecksignal sein. Nimmt man nun noch einen PWM-Kanal dazu, so hat man wirklich alles Wünschenswerte
-
Thread
Eval-Systeme in Vivado auswählen
schon verständlich, dass man die nicht zur Auswahl bringt, wenn man mit der Web-Edition eh nicht synthetisieren kann. Gruß Marius
-
Thread
2 Clks aus PLL_ADV zum Daten zusammenschaufeln
auftaucht, aber das führt nur zu einer verschärften Problematik bei der Jitterbetrachtung durch die Synthese, weil sie nun den Jitter beider Takte berücksichtigen muss. Das führt dazu, dass weniger Zeit zwischen den beiden extremen Werten der Taktflanken liegt und die Timingreserve sinkt. Real macht das
-
Thread
Neue IDE und Programmiersprache zur FPGA Programmierung
Andreas H. schrieb im Beitrag #5987215: > Delays sind generell nicht synthetisierbar, > also nur in der Simulation nutzbar. Delays lassen sich immer dann als FSM synthetisieren, wenn man eine Zeitbasis (Takt) hat. Leon B. schrieb im Beitrag #5987224: > Im Moment ist der
Andreas H. schrieb im Beitrag #5987960: >> Delays lassen sich immer dann als FSM synthetisieren, >> wenn man eine Zeitbasis (Takt) hat. > Das ist doch genau das was ich sagte: > Generell kann man keine Delays synthetisieren. Missverständnis. Du schriebst "generell" und meintest "im
-
Thread
ADF4351 et al. : Performance Messungen und Diskussion
vorsichtig > auszudrücken. Das Modul vielleicht nicht. Ein vernünftig ausgelegter und aufgebauter Synthesizer, der einen ADF4351 verwendet, aber mit Sicherheit. Insbesondere wenn man den ADF als Integer-N-PLL verwendet. Eine einfache Applikationsschaltung dieses Chips wird es aber sicher nicht bringen.
Beitrag #5994471: > Das Modul vielleicht nicht. Ein vernünftig ausgelegter und aufgebauter > Synthesizer, der einen ADF4351 verwendet, aber mit Sicherheit. > Insbesondere wenn man den ADF als Integer-N-PLL verwendet. Eine einfache > Applikationsschaltung dieses Chips wird es aber sicher nicht bringen
-
Thread
Mit VL53L1X Wasserpegel messen
erkennt anstatt das dahinter liegende Objekt. Normales Fensterglas ist ein derbes IR Hindernis Synthetisches Kristallglas meist das Mittel der Wahl. Harald A. schrieb im Beitrag #5986528: > Einperlmethode Funktioniert sogar ohne Strom und ohne wöchentlich das Glas zu putzen.
-
Thread
was baut die Synthese bei "falling_edge()"
Aus aktuellem Anlass (zugeliefertes design) muss ich die Frage stellen! Was baut die Synthese da? Die Schaltung funktioniert (Artix 7 FPGA unter Vivado 2018.3). Kann man sich das irgendwo anzeigen lassen? Ich habe diesen thread angesehen, aber dort gibt es auch keine gute Antwort: https
-
Thread
Modelsim: Zählerausgang funktioniert nicht
es noch andere Knöpfe geben um eine > einfach VHDL Simulation zu machen ohne das vorher etwas Synthetisiert > wird. Ja, Du hast Recht. Ganz oben unter "Verify Pre-Synthesized Design" gibts das. Das hatte ich irgendwie übersehen/ignoriert. Aber spätestens, wenn ich dann für den konkreten FPGA synthetisiere
" drücken - es wird synthetisiert, anschliessend automatisch Modelsim aufgerufen - in Modelsim ziehe ich mir die Signale, die mich interessieren in das Wave Fenster (die Signale die nach aussen (Testbench) geführt sind, sind schon
-
Thread
Ampelsteuerung
immer wieder die folgenden Ampelzustände durchlaufen: Es ist ein hierarchisch aufgebauter und synthetisierbarer VHDL-Entwurf zu erstellen.
-
Thread
FPGA z1013 mit halber Taktfrequenz
#5983200: > Gleichwohl ist das nicht so > ideal, weil von der heute angewendeten timing driven synthesis nicht > (gut) zu berechnen. Erkennt die Synthese das als neuen Takt, wenn ich einen Takt mit einem FF teile, in ein Taktnetz einspeise? Erkennt die Synthese feste Clock-Enables im Sinne von
wird man kaum merken, aber dessen Berücksichtigung erschwert das Abschließen des Timings durch die Synthese. Ok, bei dem Design mag das eine untergeordnete Rolle spielen.
-
Thread
Hilfssoftware zum LogFiles auswerten
de.wikipedia.org/wiki/Perl_(Programmiersprache) Der Linguist Larry Wall entwarf sie 1987 als Synthese aus C, awk, den Unix-Befehlen und anderen Einflüssen. Ursprünglich als Werkzeug zur Verarbeitung und Manipulation von Textdateien insbesondere bei System- und Netzwerkadministration vorgesehen (zum
-
Thread
Tools zur FPGA Konzeptionierung
enorme Man kann gleich die ganze HDL in Python machen und per MyHDL durchsimulieren, und in synthesefähiges VHDL/Verilog ausgeben. Gibt da auch, neben VUnit für die automatisierten Regresstests ein paar nette andere Anwendungen um in HW gegossene Algorithmen gegen die Software zu verifizieren, siehe
-
Thread
Vivado Warnung signed cast
initialisieren, aber Vivado (2019.1) bestraft mich (wenn g_signed_init true ist) mit der Warnung "[Synth 8-5825] expecting unsigned expression". Seht ihr da einen Fehler? [vhdl] type t_ram_type is array (0 to 2**12 - 1) of std_ulogic_vector(15 downto 0); function f_ram_init return t_ram_type
könntest also auch schreiben: -2**15+i*16 und i*16 WARNUNG! Das sollte alles zur Zeit der Synthese fest sein, und nicht irgendwie im FPGA dynamisch erzeugt werden sollen, dann wird da nämlich sicher kein BRAM verwendet sondern extrem viel Logik. Schleifen in VHDL sind etwas komplett anderes als
-
Thread
Verilog array-werte vordefinieren/aufzählen
Genau so gehts. Für die Simulation kannst du das so machen. Für eine Synthese solltest Du aber bei derart großen Konstantenarrays ein ROM benutzen, sonst wird die Logik sehr hässlich.
-
Thread
std_logic_vector länge abhängig von mehreren Generics
ersten Schritt zu tun und danach (mit einem "natural"?) als Parameter für den logic_vector an die Synthese zu übergeben, statt den Konstrukt in die Definition zu schreiben.
z. B. in deinem Fall, kann es auch sinnvoll sein, diesen berechneten Wert per VHDL report ins Synthesizer Log File auszugeben.
-
Thread
Fehlersuche Radio
Narrow, bzw. die Transistoren Q213-Q233 sein. Dieses Gerät hat übrigens gar keine AFC, die bei PLL Synthese auch unnötig ist.
-
Thread
Codeoptimierung
Darstellung was der Synthesizer verstanden hat (Im Compiler Bau vergleichbar zum Abstract Syntax Tree). Das müsste grob dem entsprechen, was du vorher als Blockdiagramm geplant hattest. Das Technology Schematic bildet die selbe
im Prinzip die Darstellung was der Synthesizer verstanden hat (Im > Compiler Bau vergleichbar zum Abstract Syntax Tree). Das müsste grob dem > entsprechen, was du vorher als Blockdiagramm geplant hattest. > > Das Technology Schematic bildet
-
Thread
"Asynchroner Addierer" in Verilog (noob alert)
, mir ist auch klar, dass es für den FPGA bessere/andere Algoritmen gibt. Dafür gibts "Advanced Synthesis Cookbook" oder AppNotes die ich dann lese wenn es dafür nötig ist. Ich hab auch nicht vor eine FFT sklavisch von C nach Verilog zu übersetzen. Das ginge sicher daneben. Gruß, Nick
-
Thread
[verilog] vector or verknüpfen
Buildumgebung läuft, jetzt hänge ich an dem Verilog-Code und zwar dass der Verilog-Code ohne Fehler synthetisiert wird. Die Fehlermeldung lautet: [code] ERROR: [Synth 8-2576] procedural assignment to a non-register out is not permitted [/home/marco/plutosdr-fw/hdl/projects/pluto/system_top.v:49] [/
-
Thread
Welches Linux als Windows7-Ersatz
gemäßigten Anwendungen. Am anderen Ende der Nahrungskette haben wir in der Arbeit 64-Core Xeon-Syntheseserver mit 1.5TB Hauptspeicher die manchmal tagelang am Limit laufen. Auch mit Linux. An diesem Spagat erkennt man schon den Unterschied zwischen den Systemen. Das original Ubuntu verplempert leider
-
Thread
[S] Jemanden der mir ein EMI Shield fräsen kann (CNC)
Platine (siehe Anhang) mit jeder Menge Hochfrequenz-ICs (falls es jemanden interessiert: das ist ein Synthesizer). Ich würde die empfindlichen Bereiche davon gerne mit einem Aluminium-Gehäuse voneinander trennen (etwa so wie auf dem ersten Bild hier: https://krafab.com/emi-shielding/). Also eine Alu-Platte
-
Thread
FT600 FIFO Bus Master VHDL
den Read getaktet richtig implementiert, sprich erst read anfrage, dann Daten raus, sollten die Synthesen bzw. die Mapper der Hersteller das alle richtig erkennen und auf BRAM legen.
-
Thread
dsub(vga) Monitor out of range
Design? Justin schrieb im Beitrag #5966995: > ein VHDL Programm dazu geschrieben, erfolgreich synthetisiert und > implementiert. Ich kann dir einen Dreizeiler schreiben, der sich problemlos synthetisieren und implementieren lässt und trotzdem nicht wie erwartet funktioniert. Oder volksnah: man kann auch Käse synthetisch herstellen, wenn man die Zutaten für Käse in den Prozess gibt. BTW: warum misst du nicht einfach mal, wie deine Sync Impulse passen? Und zudem: passt das Timing wenigstens in der Simulation?
-
Thread
Fpga für Bildverarbeitungsprojekt
will be trimmed during the optimization process. Process interrupted by the user Process "Synthesize - XST" did not complete
Vielen Danke!. Die Synthese hat nun auch funktioniert. Beste Grüße
-
Thread
Relais-Matrix Audio Kreuzschiene
Guten Abend, ich möchte gerne eine Relais-Matrix für analoge Audio-Signale in einem Modular-Synthesizer bauen, die per Linux-Computer gesteuert wird. Habe bereits folgendes zusammengetragen: - Anbindung an PC mit FTDI-Chip Macht USB-zu-Seriell (Virtual Comport). ?- Was kommt hinter
sind, andere bis 30kHz. Gut, hören tu ich das nicht. Aber das ist typisch für einige Analog-Synthesizer: Rechteck-Bleed-Thru und das möchte ich nicht. Das Nebensprechen der Leitungen ist bei den Schaltern ja nicht anders. Ich sehe schon die Vorteile der analog (Audio-)Schalter! (Klicks,
-
Thread
Künstliche Intelligenz programmieren
ermittelt. Im Prinzip bildet es nach dem jetzigen Stand immer nur ein Teilbereich ab (Spracherkennung/synthese/übersetzung via RNN) oder eben Objekterkennung als CNN. Aber in 20 Jahren sieht das sicherlich anders aus. CNNs für Schrifterkennung lassen sich sogar komplett als passives Element in Glas "brennen
-
Thread
ARM Prozessor mit DAC oder DSP
> als erstes Projekt > einen Synthesizer bauen > Also brauch ich nen DAC Du brauchst glaub ich erstmal Ahnung.
Philo schrieb im Beitrag #5964063: > Synthesizer bauen. Also brauch ich nen DAC (oder nen DSP? DAC zur Ausgabe und DSP zur Berechnung. Ich vermute du möchtest dich mit audio befassen. Wenn es ein weiteres IC sein darf... https://www.analog.com
-
Thread
verschiedene FPGA Entwicklungssysteme
sein solltest wie durch Deinen Beitrag suggeriert, solltest Du auch wissen, dass der Begriff "Synthesewerkzeug" auch von anderen erfahrenen FPGA-Entwicklern nicht nur für das Programm für die eigentliche Synthese, sondern auch für das gesamte Programmpaket verwendet wird, d.h. alle Schritte von der Synthese
Andreas S. schrieb im Beitrag #5963103: > solltest Du auch wissen, dass der Begriff > "Synthesewerkzeug" auch von anderen erfahrenen FPGA-Entwicklern nicht > nur für das Programm für die eigentliche Synthese, sondern auch für das > gesamte Programmpaket verwendet wird, d.h. alle Schritte von der
-
Thread
Xilinx Partielle Reconfiguration
18841851/XAPP1231+-+Partial+Reconfiguration+of+a+Hardware+Accelerator+with+Vivado+Design+Suite Die Synthese klappt auch, allerdings scheitert das verify zwischen den beiden statischen Teilen meiner beiden Konfigurationen. hat jemand vielleicht eine idee, wo man am besten nach der Ursache suchen könnte?
-
Thread
Taugen die AD9959-Radio-Frequency-RF-Signal-Source-Generator Boards etwas?
das NF Signal an einer getrennten Buchse abgreifen kann. Der AF Generator ist übrigens ein DDS Synthesizer mit einen 12 Bit DA Wandler , liefert also einen Klirrfaktor von nur 0,02% Ich selbst besitze aus der Geräteserie den SMY02 und den SMHU58 Was den SMLU betrifft, das ist ein rein analoger
-
Thread
QO-100 und Schmalband-Digimodes
wurde früher gerne als Steuertransceiver für ins 3cm Band hochzumischen verwendet. Es hat keinen Synthesizer, sondern gezogene Quarze als VCO. Für 2m gab es den IC202. Sowas selbst zu bauen ist zwar möglich , fordert aber einige Erfahrung und Messtechnik. Ralph Berres
-
Thread
Brainstorming Syntheselaufabhängiges Verhalten
Hast Du die "Timing-Driven Synthesis" (unter "Analysis/Synthesis settings) eingeschaltet? Wenn nicht, haben die Timing-Constraints nur Kontrollfunktion und der Fitter interessiert sich nicht dafür. Im Logfile sollte irgendwo "Timing-Driven Synthesis is running" erscheinen.
-
Thread
dsp-Einstieg: synchronisiertes Korrelationsfilter.
hörbares Rauschen mehr beinhaltet, ... Das ergibt sich daraus, dass das ausgegebene Signal ein synthetischer Sinuston mit der Wunschfrequenz, multipliziert mit dem Korrelationskoeffizienten, ist. Beides enthält kein Rauschen. Ich habe hier Filterung, Decodierung und Synthetisierung angewendet. >
-
Thread
FIR parallel und seriell braucht zu viele LUTs.
Blockrams um 10 DSPs zu speisen. Ist warscheinlich nicht ganz so nett hinzuschreiben, damit die Synthese das macht, geht aber.
Filterbank) werden die "uninteressanten" Koeffizienten auf Null gesetzt und danach das Signal wieder synthetisiert. Die Gabor Transformation ist davon das einfachere Verfahrne, sie basiert auf einer STFT (blockweise Verarbeitung), im Frequenzraum werden die Koeffizienten modifiziert und dann wieder rücktransformiert
-
Thread
Wiltron Sweeper 6617b-40
sie ggfs. Bei meinem MI6311 dienen sie teilweise auch als Referenzen. Das ist allerdings kein Synthesizer, sondern die Stromquellen für die YIG werden von zwei DACs (grob u. Korrektur) gesteuert.
-
Thread
Zustand eines Kondensator / Reparatur Synthezier Kurzweil K2500
Hi zusammen, Ich hoffe mein Beitrag passt in dieses Themengebiet. Es geht um einen Synthesizer Marke Kurzweil, Modell k2500X Ich hatte hier gerade das Teil auseinandergebaut um die Taster zu reparieren. Soweit erfolgreich. In diesem Zuge habe ich aber auch noch etwas entdeckt was
-
Thread
Berechnung von Widerständen bei vorgebener Knotenspannung
.. Es ging nicht um eine ANALYSEMETHODE für die vorgegebene Schaltung, sondern um eine SYNTHESEMETHODE. Der Wunsch war, Sektion für Sektion die Dämpfung vorgeben zu können und mit einer cleveren Formel die zugehörigen Widerstände bestimmen zu können.
#5943900: > Es ging nicht um eine ANALYSEMETHODE für die vorgegebene > Schaltung, sondern um eine SYNTHESEMETHODE. Für die Synthese musst du natürlich von Stufe zu Stufe die Dämpfung vorgeben und danach die beiden neu hinzukommenden Widerstände dimensionieren. Parallel- und Serienschaltung nach Vorgabe
-
Thread
Beschäftigt ihr euch mit 3D-Druckern?
Grund kaum Fused Deposition Modeling an, sondern z.B. Selective Laser Sintering, Digital Light Synthesis, PolyJet, Multi Jet Fusion, etc.. Wikipedia listet 25 Verfahren auf. @ F. F. (foldi): zu welchem Druckverfahren möchtest Du ein Tutorial? Welche Methode zum Erstellen des Modells für die Druckdatei
-
Thread
CRC codegenerator - Verilog / FPGA
Ich möchte euch ein Projekt vorstellen, mit dessen Hilfe optimierter und synthetisierbarer HDL-Code für FPGAs generiert werden kann, um CRC-Prüfsummen zu berechnen. https://bues.ch/h/crcgen Sowohl der generierte Code (PD), als auch der Generator selbst (GPL) sind frei. Der
-
Thread
Altera Reset Synchronizer richtig machen
ctrl_reset_cdc_i|chain[0]", > "ctrl_reset_cdc_i|chain[1]" was sagt Quartus ("Analysys & Synthesis/Optimization Results/Register Statistics") über (möglicherweise trotz gesetzter Attribute) stattgefundene Optimierungen?
Markus F. schrieb im Beitrag #5937970: > was sagt Quartus ("Analysys & Synthesis/Optimization Results/Register > Statistics") über (möglicherweise trotz gesetzter Attribute) > stattgefundene Optimierungen? Hallo Markus, dort wird das Signal in keiner der Untertabs erwähnt, außer
-
Thread
VHDL Timing Constraints nicht erfüllt
genutzt, indem du eine zusätzliche Registerstufe vor die Multiplikation baust. Den Rest macht die Synthese selbst. Damit läuft der Multiplizierer locker auf 250 Mhz und die verbleibende Logik davor mit nur 5 Levels locker auf 200 Mhz.
used_in flags are set such that the constraints are ignored. This later case is used when running synth_design to not write synthesis constraints to the resulting checkpoint. Instead, project constraints are read when the synthesized design is opened. "
-
Thread
Juce Audio Framework
Hat schon mal jemand mit Juce gearbeitet? Damit kann man Echtzeit-Audioverarbeitung wie z.B. Synthesizer oder schnelle graphische Anzeigen für Win, Linux, Android, IOS basteln. Ich hab's für Linux compiliert und es funktioniert so weit. Aber ich frage mich, was für Lizensen das Ganze unterliegt
-
Thread
Wozu schiesst Israel Wasserbären auf den Mond?
Bernd K. schrieb im Beitrag #5937704: > Immerhin hat man es schon geschafft Viren komplett zu synthetisieren. Das hat aber nun rein gar nichts mit der Entstehung des Lebens zu tun - das ist ein reiner Kopierprozess.
Bernd K. schrieb im Beitrag #5937704: > Immerhin hat man es schon geschafft Viren komplett zu synthetisieren. Das gültet nicht, damit lockst Du keinen Creationisten aus dem Karton: Wenn Menschen Leben synthetisch erzeugen, dann ist das ein Schöpfungssakt und beweist, dass es zur Erschaffung von Leben