Hallo, Ich habe hier ein Design für den Xilinx XC3250e-4VQ100, welches diesen ziemlich auslastet. Innerhalb dieses Designs habe ich nun ein Modul, welches wiederum aus 5 Submodulen besteht. Auf dem Top Level werden alle Module im RTL Schematic schön sauber als einzelne Kästchen gezeigt. Pushe ich nun aber in den problematischen Block hinein, so läuft die RTL Anzeige Amok, d.h. es werden nicht mehr die 5 Unter-Module gezeigt, sondern einzelne Gatter (siehe Anhang). Die blau markierten Bereiche sind korrekt dargestellte Submodule. Der pink markierte Bereich zeigt ein DPRAM, welches eigentlich auch in einem Submodul liegen sollte, hier aber unmotiviert herumhängt... Hat einer eine Idee, an was das liegen könnte? Wie kann ich da vorgehen, um den "Fehler" zu finden? Macht da XST irgendwelche Optimierungen, welche dann nicht mehr als RTL Hierarchie darstellbar sind?
Angehängte Dateien:
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matcher_rtl.png
(27 KB)
