Hallo zusammen, ich habe mir mit dem Fifo-Generator der Version 11.3 einen 16bit Fifo generiert. Diesen brauche ich als Buffer für die Kommunikation mit einem PowerPC. Nun möchte ich einen Device-Paced Burst Read Transfer realisieren. Dazu muss ich mir ein PReady Signal genereieren was mir signalisiert, dass der FPGA bereit ist und genug Daten im Fifo liegen. In vorangegangenen Tests habe ich erfahren müssen, dass ich nie den Fifo komplett lesen sollte, während er noch gefüllt wird (er wird mit einem kontinuierlichen Datenstrom gefüllt). Also habe ich mit für einen 2048er Fifo entschieden und lese immer nur 1024 Werte auf einmal aus. Für das PReady Signal wollte ich das Programmable Full Flag verwenden und zwar mit Hysterese. Es soll also auf 1 gehen, wenn der Fifo voll ist und soll auf Null gehen, wenn der halbe Fifo ausgelesen wurde, also bei 1024. So kann ich dem PPC 1024 Werte lang signalisieren, dass das Fifo genug Daten hat und er lesen kann. Sobald der "Füllstand" des Fifos bei 1024 angelangt ist, wird PReady auf Low gesetzt und der Controller des PPC wartet, bis das Flag wieder auf 1 gesetzt wird. Nun bin ich mir unsucher, ob ich diese Funktion mit meinen Einstellungen richtig realisiert habe (siehe Bild). Ist dieses Vorgehen an sich richtig und ist die Idee korrekt umgesetzt? Vielen Dank! Andi
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fifo_gen.png
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