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Forum: FPGA, VHDL & Co. feedback clock


Autor: frager (Gast)
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hi,

beim implementieren meines vhdl-files (für virtex2pro) bekomme ich die 
fehlermeldung, dass alle meine signale, die von input-pins abhängig sind 
unbenutzt bleiben bzw. quellenlos sind.

beispiel:

1) "The signal "s_clk_fb" is unused and has been removed."

2) "The signal "fifo_a/N4" is sourceless and has been removed."

es geht bei beispiel 1) um die feedback clock, die über einen 2. fpga 
zum 1. fpga zurückgeführt wird.

wie sage ich meinem 1. fpga, dass er eine feedback clock zu erwarten 
hat?
fehlen mir entsprechende angaben im ucf?

lg
frager

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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frager schrieb:
> wie sage ich meinem 1. fpga, dass er eine feedback clock zu erwarten
> hat?
Wie hast du den Taktmanager instantiiert?

Autor: frager (Gast)
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hier der takt-output von fpga 1 zu fpga 2:
U_DDR_HDA_CLK : FDDRRSE
   PORT MAP (
      Q  => hda_clk,
      C0 => clk,
      C1 => clk_n,
      CE => const_1,
      D0 => const_1,
      D1 => const_0,
      R  => const_0,
      S  => const_0);

...

HDA_CLK <= s_hda_clk

und hier die rückführung des takts:
bufg_0: BUFG
   port map(
      O => hda_clk_fb,
      I => HDA_CLK_FB);

Autor: Duke Scarring (Gast)
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frager schrieb:
> O => hda_clk_fb,
> I => HDA_CLK_FB);

Da solltest Du Dir verschiedene Namen ausdenken. In VHDL ist die 
Groß-/Kleinschreibung nicht relevant.

Duke

Autor: frager (Gast)
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ups, da ist nur etwas beim kopieren verloren gegangen. am output liegt 
s_hda_clk_fb an, also ein signal.
habe nur für die übersicht ports groß geschrieben.

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