4 bit Addierer,synchron asynchron?

Julia Gast #1933340
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Hallo

ich habe verständnis fragen zum Programmieren eines VHDL code (Addierer) 
auf ein FPGA (CycloneII).

ich habe folgenden 4 bit Addierer programmiert :


entity adder is
  port(
      a : in signed(3 downto 0);
      b : in signed(3 downto 0);
      sum  : out signed(4 downto 0)
    );
end adder;

architecture addierer of adder is

signal temp : signed(4 downto 0);

begin

temp <= (resize(a,5) + resize(b,5));
sum <= temp;

end addierer;

soweit ist gut.

Jetzt stellen sich folgende Aufgaben :

mit einem CLK sollen ein Synchron und Asynchron Addierern gebaut werden. 
Ich habe verständliche Probleme und zwar :

- ein Clock wird benötigt. Warum? der Addierer kriegt zwei 4bit Werte 
von außen. wozu der Takt?
-wo liegt der Unterschied zwischen synchron und asynchron Addierer.

- wie kann ich mein Addierer Synchron programmieren?


Vielen Dank im Voraus.

Julia
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GALlier Gast #1933394
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Für einen synchronen Addierer brauchst du natürlich erstmal noch nen 
Input Pin namens clk.

Dann fügst du in die architecture nen process ein, in die 
sensitivitylist kommt clk.
Am Anfang vom process machst du ein if(rising_edge(clk)).

so addiert der Adder nur bei steigender Taktflanke.
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Dietrich Gast #1933426
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Verschiedene Varianten für deine Kollegen, JuliO ;-)

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entity adder is

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  port(

3
      clk : in  std_logic;

4
      a : in signed(3 downto 0);

5
      b : in signed(3 downto 0);

6
      sum  : out signed(4 downto 0)

7
    );

8
end adder;

9


10
architecture addierer of adder is

11


12
signal temp : signed(4 downto 0);

13


14
begin

15


16
temp <= (resize(a,5) + resize(b,5)) when rising_edge(clk);

17
sum <= temp;

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end addierer;




1
entity adder is

2
  port(

3
      clk : in  std_logic;

4
      a : in signed(3 downto 0);

5
      b : in signed(3 downto 0);

6
      sum  : out signed(4 downto 0)

7
    );

8
end adder;

9


10
architecture addierer of adder is

11


12
signal temp : signed(4 downto 0);

13


14
begin

15


16
temp <= (resize(a,5) + resize(b,5));

17
sum <= temp when rising_edge(clk);

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end addierer;




1
entity adder is

2
  port(

3
      clk : in  std_logic;

4
      a : in signed(3 downto 0);

5
      b : in signed(3 downto 0);

6
      sum  : out signed(4 downto 0)

7
    );

8
end adder;

9


10
architecture addierer of adder is

11


12
signal temp : signed(4 downto 0);

13


14
begin

15


16
sum <= temp;

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process(clk)

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begin

20
   if rising_edge(clk) then

21
       temp <= (resize(a,5) + resize(b,5));

22
   end if;

23
end process;

24


25
end addierer;
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Duke Scarring Gast #1933463
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1
entity adder is

2
  port(

3
      clk : in  std_ulogic;

4
      a   : in  signed(3 downto 0);

5
      b   : in  signed(3 downto 0);

6
      sum : out signed(4 downto 0)

7
    );

8
end adder;

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architecture addierer of adder is

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12
begin

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14
  process

15
  begin

16
    wait until rising_edge(clk);

17
    sum <= ( resize( a, 5) + resize( b, 5));

18
  end process;

19


20
end addierer;
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Lothar M. Moderator (Firma: Titel) Persönliche Seite #1933663
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Hier meine Variante, ganz ohne Prozess... ;-)
1
entity adder is

2
  port(

3
      clk : in  std_ulogic;

4
      a   : in  signed(3 downto 0);

5
      b   : in  signed(3 downto 0);

6
      sum : out signed(4 downto 0)

7
    );

8
end adder;

9


10
architecture addierer of adder is

11
begin

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  sum <= (resize(a,5) + resize(b,5)) when rising_edge(clk);

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end addierer;


Oliver Wachter schrieb:
> Ihr macht hier dem Herrn "Julia" die Hausaufgaben.
Das ist doch sein oder ihr Problem...
Spätestens in der Prüfung muß er/sie es selber können.
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Julia Gast #1933692
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Danke sehr für die Hilfe und schnelle Antworten.
Wie sieht dann ein Code für Asynchron Addierer.

Nun, was ist aber der Unterschied zwischen asynchron und synchron 
Addierer? Asynchron wird der Carrierer etwa von einem Volladdierer zum 
anderen weitergeleitet.? ist so richtig? es geht eigentlich mehr um 
Verstehen.


Danke euch nochmal ..
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Lothar M. Moderator (Firma: Titel) Persönliche Seite #1933700
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Julia schrieb:
> Wie sieht dann ein Code für Asynchron Addierer.
So:
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entity adder is

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  port(

3
 ---     clk : in  std_ulogic;

4
      a   : in  signed(3 downto 0);

5
      b   : in  signed(3 downto 0);

6
      sum : out signed(4 downto 0)

7
    );

8
end adder;

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10
architecture addierer of adder is

11
begin

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13
  sum <= (resize(a,5) + resize(b,5)); --- when rising_edge(clk);

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end addierer;


> Nun, was ist aber der Unterschied zwischen asynchron und synchron
> Addierer?
Der Takt.

> Asynchron wird der Carrierer etwa von einem Volladdierer zum
> anderen weitergeleitet.?
Das Carry ergibt sich automatisch und hat mit synchron/asynchron nichts 
zu tun...
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Julia Gast #1933730
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Julia schrieb:
> Danke sehr für die Hilfe und schnelle Antworten.
> Wie sieht dann ein Code für Asynchron Addierer.
>
> Nun, was ist aber der Unterschied zwischen asynchron und synchron
> Addierer? Asynchron wird der Carry etwa von einem Volladdierer zum
> anderen weitergeleitet.? ist so richtig? es geht eigentlich mehr um
> Verstehen.
>
>
> Danke euch nochmal ..
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