Signale am gegenseitigen Überschreiben hindern

J.D. Gast 22.11.2010 13:20 #1946435

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Hi,
ich habe hier einige seriell angeordnete FPGAs, auf denen jeweils die 
gleichen Bitfiles geladen sind. Wenn die DLL auf einem dieser FPGAs 
locked, soll dies an einen weiteren FPGA weitergegeben werden. Das 
Problem ist, dass dieser weitere FPGA nur einen IN-Port für alle 
locked-Signale hat. Wie ist es möglich, dass sich die Locked-Status 
nicht gegenseitig überschreiben?
Einzige Möglichkeit, die FPGAs zu unterscheiden ist eine in der 
Umgebungshardware festgelegte ID.

So habe ich es ohne Erfolg versucht:

LOCKED <= s_locked when board_id = "11" else 'Z';

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Lothar M. (lkmiller) Moderator (Firma: Titel) 22.11.2010 13:51 #1946472

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>  dass dieser weitere FPGA nur einen IN-Port für alle locked-Signale hat.
Wenn alle FPGAs hintereinander kommen, dann braucht doch ein jedes nur 1 
Eingang vom vorigen und 1 Ausgang zum nächsten.

> ich habe hier einige seriell angeordnete FPGAs, auf denen jeweils die
> gleichen Bitfiles geladen sind. Wenn die DLL auf einem dieser FPGAs
> locked, soll dies an einen weiteren FPGA weitergegeben werden. Das
> Problem ist, dass dieser weitere FPGA nur einen IN-Port für alle
> locked-Signale hat.
Könntest du das bitte in einer Skizze darstellen?

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Georg A. Gast 22.11.2010 14:12 #1946507

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> LOCKED <= s_locked when board_id = "11" else 'Z';

Hm, die Beschreibung des Problems ist arg schwammig. Aber erstens willst 
du doch sicher wissen, ob alle FPGAs an der Leitung einen Lock haben.

Dann sollte es eher so laufen (wired and).

locked_out <= 'Z' when s_locked='1' else '0';

Und zweitens brauchst du an dem Eingangspin noch einen Pullup, sonst 
wabbert das zu sehr rum, wenn alle gelocked sind.

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J.D. Gast 22.11.2010 16:26 #1946695

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Habe hier eine kleine Skizze die den Aufbau vielleicht verdeutlicht..

Angehängte Dateien:

skizze.PNG (3,5 KB)

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Georg A. Gast 23.11.2010 03:06 #1947415

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Jo, "meine" Zeile sollte da gehen. Solange noch ein FPGA keinen Lock 
hat, zieht es das gemeinsame Signal auf 0. Ansonsten wirkt der Pullup.

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J.D. Gast 23.11.2010 11:45 #1947655

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Danke!
Gibt es denn die Möglichkeit, einen PULLUP-Input zu instantiieren? Habe 
bislang nur eine Variante für Outputs gefunden..

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Lothar M. (lkmiller) Moderator (Firma: Titel) 23.11.2010 12:06 #1947688

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J.D. schrieb:
> Gibt es denn die Möglichkeit, einen PULLUP-Input zu instantiieren?
Ein Work-Around:
mach einen PullUp-Inout-Port und schreibe auf den ein 'Z':

  port ( pullupeingang : inout std_logic; ...
  pullupeingang <= 'Z';  -- Inout wird nur als Eingang verwendet
  eingang <= pullupeingang;

Und dann im UCF auf diesen Port einen Pullup konfigurieren...

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