Gast
#2012111
Hallo, ich habe über den "Core Generator" der Xilinx ISE ein FIR-Filter mit 257 Koeffizienten und zwei Kanälen erstellt. Ich möchte also 2 x 8 Bit an Eingangsvariablen reingeben und ein quantisiertes Ausgangssignal von 2 x 16 Bit erhalten. Beim Aufruf der Verilogdatei aus dem "Top Level"-Modul und einer Simulation mittels iSim jedoch kriege ich egal was ich für Eingangsdaten sende als Ausgangsdaten nur einen Haufen 16 Bit voller 0en. Das ganze lasse ich mit einem Takt laufen und um die DSP48E Slices nicht zu überfordern arbeite ich mit dem 16fachen an Systemtakt als der den ich einspeise. Habe schon alle Kombinationen probiert und ursprünglich einen Dirac-Impuls gesendet um zu überprüfen ob ich die Filterkoeffizienten zurückkriege, aber es hilft nichts. Hat jemand einen Tipp für mich ob ich noch etwas mit dem Filtermodul machen muss? Eine andere Frage die ich mir noch gestellt habe ist ob die generierte Verilogdatei synthetisierbar ist. Ich weiß nur das ein Haufen anderer Dateien noch erstellt wurden, darunter auch die entscheidende .ngc-Datei, aber ich hab keine Ahnung wie man so eine Datei einbindet - ich weiß nur wie man mit HDL-Sprachen arbeitet. Kann man theoretisch auch über Verilog eine .ngc-Datei aufrufen und dort Eingangsdaten hineinsenden und auslesen? Ich bitte um einige Hilfe oder Referenzen dazu. Am besten ein Beispiel in der mein Fall einmal vorgeführt wird, so kann ich mir dann am besten ein Bild daraus machen.