Gast
#2131020
Liebe Kollegen! Ich habe ein Design im System Generator (13.1 und 12.4) gemacht und versuche jetzt das ganze in der ISE (13.1 und 12.4) zu simulieren. Leider bekomme ich folgende Fehlermeldung. Ich finde im Netz nichts und die Datei kann ich auch nicht finden. Kann mir jemand helfen? Starting static elaboration ERROR:HDLCompiler:1030 - "N:/O.40d/rtf/vhdl/src/XilinxCoreLib/dist_mem_gen_v6_1.vhd" Line 210: Cannot open file 'meminitfile'. ERROR:Simulator:777 - Static elaboration of top level VHDL design unit top_top_sch_tb in library work failed Danke! Sandy