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Verilog UDP Primitives in Xilinx WebPack
Gast
#2171797
Hallo, wenn ich versuche Verilog UPD Primitives zu definieren verschiebt WebPack das File links im Projekt Navigator ganz nach oben, man kann es dann nicht synthetisieren. Ich benutze ISE WebPack 7.1.04i. Was mache ich falsch ? Im Verilog Tutorial dieses Forums werden UDPs gar nicht erwähnt, ist das kein Verilog Standard ? akh
Gast
#2172386
akh schrieb: > Im Verilog Tutorial dieses Forums werden UDPs gar nicht erwähnt, > ist das kein Verilog Standard ? Doch ist Standard, aber d.h. noch lange nicht dass es vom Synthese Tool unterstützt wird. Bei Lattice ist die Situation so: Synthese: Kein UDP (Synplify Pro) Siimulation: Max 10 (combinatorisch) bzw 9 (sequenetiell) Inputs (Aldec Active HDL) Bei Xilinx ist es vermutlich ähnlich. Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
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