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VHDL: Definieren von unbenutzten Ports
Gast
#2214404
Hallo Zusammen, Wie kann ich bei einem std_logic_vector (port) bei welchem nur einige wenige Bits beschrieben werden (jedoch an komplett verschieden Orten), die unbenutzten Bits elegant auf einen definierten Wert setzten (alle auf '0' )? Beispiel:
Vielen Dank für eure Antworten. Grüsse Blaufisch Blaufisch schrieb: > slv_reg0 : out std_logic_vector(0 to 31) := (others=>'0'); Das funktioniert aber (eigentlich) nur in der Simulation. In der Hardware bekommst du sowieso die Meldung, das unbenutzte Signal werde niemals beschrieben und daher auf '0' gelegt... Probiers einfach mal aus.
Gast
#2214680
wenn du die zuweisung ein einem prozess machst kannst du einen default wert angeben process(foo,gugus) begin slv_reg0 <= (others => '0'); --default values slv_reg0(4) <= gugus; slv_reg0(15) <= foo; end process; user schrieb: > ein einem prozess Das war auch mein erster Gedanke, das lästige daran ist aber die Sensitivliste, die unbedingt passen muß, weil sonst die Simulation falsch ist...
Gast
#2214903
Warum braucht ein moderner Simulator überhaupt noch eine Sensitivity-List? Es ist doch algorithmisch nicht wirklich kompliziert, automatisch zu ermitteln von welchen Signalen die "Ausgabesignale" eines Prozesses abhängen.
Gast
#2214905
Das würde auch gehen für einzelne Bits:
Gast
#2215036
Vielen Dank für die Antworten. Werde es gleich einmal testen. Grüsse Blaufisch Klaus schrieb: > Warum braucht ein moderner Simulator überhaupt noch eine > Sensitivity-List? Es ist doch algorithmisch nicht wirklich kompliziert, > automatisch zu ermitteln von welchen Signalen die "Ausgabesignale" eines > Prozesses abhängen. Die Synthese macht das schon lange. Nur die Sprache VHDL gab das bisher nicht her. Aber seit VHDL 2008 ist auch sowas möglich:
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