Gast
#2292737
Hallo Ich habe mit dem „IP CORE Generator & Architecture Wizard“, speziell mit dem „Fifo Generator 8.2“ der „ISE 13.2“ von Xilinx, einen FIFO für einen Spartan3 FPGA erzeugt. Der FIFO hat unabhängige lese und schreib Clocks eine eingangsbreite von 32Bit und am Ausgang 16Bit. Und einen Valid Ausgang, ansonsten wurde der Fifo mit Standard Einstellungen generiert. 1) Wie benutze ich den Fifo? Die Dokumentation ist nicht sonderlich hilfreich gewesen. Bis jetzt hab ich die zwei Codeschnipsel aus dem „View HDL Instantiation Templet“ in den Kopf und Body meiner Architecture kopiert und mit Variablen verknüpft. Das Bit-File zum programmieren lässt sich auch fehlerfrei erzeugen und übertragen. Allerdings werden keine Daten in den FIFO übernommen. Der Ausgang FIFO Empty bleibt immer auf '1'; 2) Muss in dem Projekt noch mehr geändert werden um den Fifo zu verwenden? Ich hab mir das Beispiel-Projekt „wave_gen_vhd“, mit dem CharFIFO angeschaut, konnte daraus aber nicht auf meinen Fehler schließen. 3) Muss der im FIFO verwendete Speicher unabhängig über einen „IP CORE Generator & Architecture Wizard“ erzeugt werden? 4) Ist es mit minimalen VHDL Kenntnisse überhaupt möglich oder gibt es einfachere oder bessere Lösungen? 5) Kann jemand ein einfaches Beispielprojekt anbieten? Das nicht so überladen ist wie die Xilinx ISE Beispiele. Danke