Flexible Delay Line

wie gross ist das delay  (min/max)  und wie genau  muss sie 
konfigurierbar sein?

wie  was  ist  die verfügbare taktfrequenz?

Hallo,

die genauen Eckdaten muss ich leider noch abklären.
Die Signale, welche zur Regelung kommen sind im kHz Bereich bzw. so um 
die 2kHz. Hier soll die Differenz von 2 Signalen ermittelt werden und 
diese dann ausgeregelt werden. Der Systemtakt vom FPGA Board ist 100 
MHz. Wie gesagt hätte nur gern ein paar Denkanstöße  :)

lg

Meine  Fresse,  mit dieser Beschreibung  kann man  ja supi  was 
anfangen.  Aus meinen  20 Jahren Berufszeit kann ich Dir 10 Varianten 
einer variablen delayline basteln,  ich habe  aber keine Lust  alle 
Varianten  hier aufzumalen.

Wozu braucht  eine Regelung überhaupt eine delayline, das verschlechtert 
doch normalerweise  das Regelverhalten.

So langsam ,  nach einigen Wochen mitlesens, kapiere ich weshalb einige 
Ings  niemals  mehr  als  50k  verdienen werden  in ihrem Berufsleben, 
und ich 80k  + Bonus.

Der Grund:  viele Leute können einfach  nicht  ausdrücken  was abgeht.

Hier braucht also jemand eine Delayline.

analog oder digital,
wenn digital :  1 bit  oder mehrbit,
delay  per inverterkette oder  schieberegister,
Gesamtdelay :


alles nicht spezifiziert.

Mach nur  so weiter,  dann kann ich weiter  meine 80k  verdienen weil es 
eine meiner (wohl raren  weil  gut bezahlten) Spezialitäten ist  dem 
"Kunden" aus der Nase  zu  ziehen  was er eigentlich will  und was er 
braucht.  Wobei  der Kunde  oft meint  etwas zu brauchen,  aber das 
kann ich ihm oft ausreden  weil  zu 
teuer/risikobehaftet/kompliziert/etc.

Na, da gratulieren wir mal dem "Spezialisten" MartinM zu sein 
80keuro+Bonus,
und hoffen das er mit seinen "Kunden" weiterhin in seiner
gewohnt feinfühligen und Geduldigen Art umgeht und damit
weiterhin dicke Aufträge für seine Firma und große Bonüsse
für sich einfährt!

@joe: lass dich nicht beirren, frag einfach weiter.
 Wenn dein Delay um die Taktefrequenz (also 10nsec) variieren
 soll dann kannst du dies rein Digital Lösen (Schieberegister
 Zähler ,...)

 Wenn die Auflösung kleiner 10 nsec werden soll:
 dann entweder mit einer PLL (DCM im xilinx) den Takt
 vervielfachen oder Trickreiche Lösungen mit Microprozessoren
 oder FPGAs welche einstellbare Delaylines an den Ausgängen
 haben - siehe z.B hier in  dieser Diskussion:

Beitrag "6-Phasen PWM Modul, FPGA oder CPLD?"

Hallo spice-cat

danke für deine Antwort, eins versteh ich leider noch nicht.
Wenn ich eine Verzögerung von 50 Taktzyklen brauche, dann schick ich das 
ganze durch eine Schieberegisterkette. Wenn ich jetzt aber beim 
nächstenmal nur 40 Taktzyklen verzögern möchte, wie kann ich das 
realisieren???
Sprich wie kann ich die Anzahl der Schieberegister flexibel machen?
Geht sowas überhaupt? oda kann ich immer nur Blöcke zusammenschalten?

Sprich... Messen --> Verzögern um 30 Zyklen --> wieder messen --> dazu 
schalten von nochmals 30 Zyklen --> usw..

oda denke ich da jetzt komplett in die falsche Richtung und dieser 
Ansatz ist umsonst??

lg

Die Frage ist: wieso brauchst Du eine  delayline?
Bist Du sicher dass nicht auch ein counter reicht  der bis 50 zählt?

@spice-cat

hier geht  auch wieder so ein Schwachsinn ab.

Beitrag "Suche Lösungen für Stromsparende Drehzahlmessung"