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Maximum Frequency?
Gast
#2305481
Hi, Ich hab ein kurzes Programm geschrieben und dannach synthesiert. Dann befinden sich in Console-Fenster einige Daten: Minimum period: 1.761ns (Maximum Frequency: 567.746MHz) Minimum input arrival time before clock: 3.752ns Maximum output required time after clock: 5.832ns Maximum combinational path delay: 5.429ns Kann mir jemand erklären, was bedeutet das "Minimum period" und "Maximum Frequency"? Wie ist die Beziehung mit Clk_Takt? Vielen Danke!!
Gast
#2305521
Takt : maximale Taktrate eben. Wenn du einen Takt schneller als 567 MHz benutzt wird die funktion nicht mehr garantiert. Minimum period : minimale Zeit zwischen 2 gleichen Flankenwechsel (steigend, fallend) damit die Funktion garantiert wird. Ich vermute jedoch das du dort nur den Synthesereport hast und nicht den tatsächlichen Timingreport nach der Implementierung. Dieser wird höchstwarscheinlich deutlich niedriger ausfallen. Du kannst deine Clock mit 567 MHz betreiben und bleibst dann innerhalb der Spezifikationen deines FPGAs. Die "Minimum Period" ergibt sich aus Setup- und Hold-Zeiten deiner Flipflops zuzüglich der Laufzeit durch die kombinatorische Logik zwischen den Flipflops. MfG Marius Marius Wensing schrieb: > Die "Minimum Period" ergibt sich aus Setup- und Hold-Zeiten deiner > Flipflops zuzüglich der Laufzeit durch die kombinatorische Logik > zwischen den Flipflops. Allerdings kann so eine Zahl ganz hübsch daneben liegen, wenn z.B. Latches mit auftauchen. Such mal im Synthesereport nach "Latch"...
Gast
#2305640
Vielen Danke euch!! Hab noch eine Frage, wie kann man berechnen, wieviele Berechnungen innerhalb einer CLK-Takt gebraucht werden? noch mal Danke! gruss filiz Filiz schrieb: > Hab noch eine Frage, wie kann man berechnen, wieviele Berechnungen > innerhalb einer CLK-Takt gebraucht werden? Wie meinst du das? Was für Berechnungen? Zeig das doch mal an einem Codestück... Filiz schrieb: > Hab noch eine Frage, wie kann man berechnen, wieviele Berechnungen > innerhalb einer CLK-Takt gebraucht werden? Hä? So eine Frage kann doch nur von einem Software-Entwickler kommen. Hab mich oben schon gewundert: "Habe ein Programm geschrieben". Im FPGA läuft alles parallel ab. Wenn da was sequenziell ablaufen soll, muss das über State-Machines, Zähler usw. passieren.... Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
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