Post-Synthesis Simulation und Signal Trigger

mikerr schrieb:
> Zwei fragen habe ich wie Simuliere ich bei Isim das Post-Synthese Model
> und vergleiche es dann mit dem normalen?
Was soll das bringen?

> Außerdem würde es mich interessieren wie man in einer Testbench auf ein
> internes Signal einer Instanzierten Componente Triggert bzw Abfragt?
Das geht so nicht, weil VHDL so nicht ausgelegt ist. Eine Testbench ist 
nur ein VHDL-Modul ohne Ports nach aussen, in dem alle anderen (zu 
testenden) Komponenten instantiiert werden. Jedes Signal, das eine 
VHDL-Komponente verlässt (auch zur TB hin) muß über den Port geführt 
werden.
Wenn du in deinem VHDL-Modul was testen willst, kannst du dort aber auch 
asserts einfügen. Die Synthese ignoriert die dann.

mikerr schrieb:
> Ich finde irgendwie nichts das erklärt wie so eine Post synthes abläuft
> bzw wie man das "simuliert"
Ich mache jetzt schon ein paar Jahre lang mit FPGAs rum (seit Spartan 2) 
und ich habe nie eine Timing- oder Post-Synthese- oder irgendeine andere 
als eine Verhaltenssimulation gebraucht und/oder verwendet.

Ob dein Timing passt sagt die die statische Timinganalyse wenn die 
Timing-Constraints richtig gesetzt sind.