Hallo, ich habe ein Design mit diversen Standard IP-Cores aus dem Xilinx Core Generator. Wenn ich das Design jetzt auf eine neue ISE Version portieren möchte muss ich dann die verwendeten Cores mit dem aktuellen Core Generator neu erzeugen und einbinden oder wird dieses automatisch von der ISE getan? Vorteil der neuen IP Core Versionen ist ja, dass Fehler behoben werden. Danke für eure Antworten
Du kannst, musst aber nicht. Wenn du die Netzlisten behältst, musst du nicht aktualisieren. Manchmal ändert sich auch was grundlegendes in der Ansteuerung (FIR_Compiler zum Beispiel, oder FixPoint...) dann müsstest du auch das Drumherum ändern. Ältere Versionen lassen sich irgendwann nicht mehr mit dem aktuellen CoreGen neu erzeugen bzw. ändern.
Puh das ging aber schnell. Vielen Dank Dedeutet das also: Wenn der alte Core z.b: einen Fehler hat und ich die Netzliste beibehalte nehem ich den Fehler also ins "neue" Design mit. Wenn ich aber ein FIFO genutze das es immer getan hat muss ich es nicht neu erzeugen. Schon aml vielen Dank. Kann man hier im Forum sagen das der Thread geschlossen ist?
Gast
#2377739
Jan Peters schrieb: > Wenn der alte Core z.b: einen Fehler hat und ich die Netzliste > beibehalte nehem ich den Fehler also ins "neue" Design mit. Ja. > Wenn ich aber ein FIFO genutze das es immer getan hat muss ich es nicht > neu erzeugen. Ja. Gelegnetlich muß man auch aufpassen. Da gibt es dann in der neueren ISE den IP-Core für eine bestimmte Familie nicht mehr :-( > Schon aml vielen Dank. Kann man hier im Forum sagen das der Thread > geschlossen ist? Nö. Braucht man das? Duke
Nutzen kann man fertig generierte Cores ewig. Die werden als Netzliste erzeugt und dann kann man die überall einbinden. Nur neu erzeugen geht dann nach 2...3 neuen Versionen nicht mehr. Ich glaube beim FIFO ist es die 6.2 die man gerade noch neu bauen kann.
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