Hallo Ich bin hier gleich am verzweifeln... Egal wie ich es drehe und wende, aber VHDL (Xilinx und insbesondere Modelsim) akzeptieren fast keine Typenkonversionen zwischen std_logic_vector und irgendwelchen Ganzzahl-Typen von VHDL. Ich verstehe langsam nicht mehr, in welcher Bibliothek man welche Typen findet und wie man die konvertiert. Wäre sehr nett, wenn jemand hierzu ein paar Inputs geben könnte! :-)
Gast
#2411389
Vielleicht hilft die folgende "Quick Reference Card". Die Übersicht zeigt in welcher Bibliothek welche Datentypen zu finden sind. Außerdem sind alle möglichen Operator und Konvertierungsfunktionen aufgeführt. http://www.eda.org/rassp/vhdl/guidelines/1164qrc.pdf
mac4ever schrieb: > Außerdem > sind alle möglichen Operator und Konvertierungsfunktionen aufgeführt. Wobei die natürlich auch von den verwendeten packages abhängen. Für die bevorzugt zu verwendende numeric_std habe ich dort (unten) eine einfache Übersicht: http://www.lothar-miller.de/s9y/categories/16-Numeric_Std
Danke! Ist genau das, was ich suchte. (Leider ist das Internet bei VHDL bei weitem nicht so nütztlich wie bei anderen Sprachen.) Noch eine Frage: Funktioniert das nun mit allen Softwaretools? Manchmal akzeptiert Xilinx eine Konvertierung, von der Modelsim nichts wissen will.
P. M. schrieb: > Noch eine Frage: Funktioniert das nun mit allen Softwaretools? Für die angeführten Datentypen ist die Konvertierung ja im Package numeric_std festgelegt und daher weitestgehend unabhängig vom Parser/Compiler. > Manchmal akzeptiert Xilinx eine Konvertierung, von der Modelsim > nichts wissen will. Ich kenne es andersrum: ModelSim unterstüzt mehr von Sprachumfang... http://www.lothar-miller.de/s9y/archives/79-use_new_parser-YES.html
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