Gast
#2468947
Hi Leute ich arbeite seit einer Woche an einem mathematischen Konzept. Seit heute morgen bin ich dabei es via VHDL zu implementieren. Leider habe ich das Problem, dass einige Zwischenergebnisse recht groß werden. (Beispielsweise führt die Multiplikation von zwei 8-Bit Zahlen zu einem 16-Produkt). Am Ende würden diese Zahlen alle wieder kleiner, weil ich da dann dividiere. Das eigentliche Problem ist, dass der CoreGenerator nur Divider mit max 32-Bit Breite erstellen kann. Das reicht nicht aus für meine Zwecke. Hat jemand nen Tipp wie ich das lösen kann? thx for help Kiigass