Hallo zusammen,
ich beschäftige mich gerade mit ASSERT Statements. Ich habe einen pCore
geschrieben, welcher sich anhand der Busfrequenz ein enable Signal
generiert. Das klappt auch so weit ganz gut. Jetzt will ich aber dem
user während der Synthese eine Info ausgeben welcher Takt für den Bus
gewählt wurde. Dafür habe ich mich dem assert bedient. Das klappt auch,
aber nur wenn ich einen Text schreibe. Ich will aber auch die
Busfrequenz mit ausgeben mache ich etwas falsch. Hier mal ein kleiner
Codeschnippsel mit allem was wichtig ist:
1 | use std.textio.all;
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2 |
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3 | entity core_logic is
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4 | generic(
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5 | C_S_AXI_ACLK_FREQ_HZ : integer := 100_000_000
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6 | );
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7 | port(
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8 | ...
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9 | );
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10 | end core_logic;
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11 |
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12 | architecture Behavioral of core_logic is
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13 | begin
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14 | process
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15 | variable i : integer := 32;
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16 | variable pcore_takt : LINE;
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17 | begin
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18 | assert C_S_AXI_ACLK_FREQ_HZ = 0
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19 | report "PCORE CLK is " & pcore_takt(C_S_AXI_ACLK_FREQ_HZ, i) & " Hz"
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20 | severity note;
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21 | end process;
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22 | end Behavioral;
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Das generic wird übergeben, die 100MHz habe ich nur als default gewählt.
Orientiert habe ich mich am axi uart_lite.
Jetz bekomme ich aber folgenden Fehler:
1 | ERROR:HDLCompiler:540 - "/home/CORRAIL/metka/projects/orion/xps/pcores/sensor_head_v1_01_a/hdl/vhdl/core_logic.vhd" Line 72: Indexed name prefix type string expects 1 dimensions
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Aber was mache ich an der konvertierung von integer zu line falsch? Ich
sehe es gerade nicht.
Gruß Boris
