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Timing nach Synthese und PR
Gast
#2533381
Hallo, ich habe eine kleine Verständnisfrage bezüglich dem Timing nach Synthese und P&R. Stimmt die Aussage, dass das Timing nach der Synthese quasi dem optimalsten Fall entspricht und nach dem P&R im besten Fall gleich geblieben ist, normalerweise aber schlechter wird? Oder besteht die Möglichkeit, dass z.B. erst beim P&R Register dupliziert werden, um kritische Pfade zu optimieren. Vielleicht kann da ja jemand für Klarheit sorgen. Danke! :-)
Gast
#2533781
Ich habe - wenigstens bei Xilinx - schon beides gesehen: Die in der "Synthese" nach Xilinx-Jargon gelieferten Werten können durch die P&R stark verbessert werden, d.h. es werden designs gebaut, die so, wie sie im VHDL geschrieben stehen, in den Chip nicht reingepasst hätten. Ich hatte aber auch schon der Fall, dass die Synthese von bis zu 150MHz redet, das design aber mit einer 140MHz Clock nicht zu bauen ist, während es mit getestet 130MHz klappt. Ich habe aktuell den lustigen Effekt, dass bei einer eingestellten Taktfrequenz der DCM von 120MHz die o.g. 150MHz Schätzung rauskommt, während er bei einer DCM von 140MHz bei der Synthese der ansonsten unveränderten Schaltung angeblich nur noch auf 127MHz kommt. Ich glaube, dass er die Synthesestrategie ändert, je nachdem was er so an Randbedingungen sieht. Keine Ahnung ...
Gast
#2534830
Frankenfurter schrieb: > Ich habe - wenigstens bei Xilinx - schon beides gesehen: Die in der > "Synthese" nach Xilinx-Jargon gelieferten Werten können durch die P&R > stark verbessert werden, d.h. es werden designs gebaut, die so, wie sie > im VHDL geschrieben stehen, in den Chip nicht reingepasst hätten. > Ok, also ist das ganze doch etwas komplizierter. Ich arbeite auch mit Xilinx und teste das Timing meiner Module bzw. wenn ein Toplevel fertig ist durch eine einfache Synthese ohne P&R. Dabei habe ich mir dann die Frage gestellt wie sinnvoll und aussagekräftig das ganze überhaupt ist. Das Timing nach der Synthese sagt eigentlich überhaupt nix aus. Das kann man sich gleich schenken. Am besten soviel wie möglich Constraints vergeben, zumindest für den Takt und die Eingänge, und dann durch die statische Timing-Analyse schauen, ob es klappt, bzw. wo es klemmt. Die Post-Synthesis-Simulation deckt doch auch nur das logische Verhalten ab.
Gast
#2536302
O_o schrieb: > Stimmt die Aussage, dass das Timing nach der Synthese quasi dem > optimalsten Fall entspricht und nach dem P&R im besten Fall gleich > geblieben ist, normalerweise aber schlechter wird? Nein, die Aussage stimmt so nicht. Ich habe schon Abweichungen von +/- 50% erlebt... Das ist nur ein (sehr) grober Schätzwert, da die Synthese vom Placement noch nichts weiß. Duke Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
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