Gast
#2565795
Hallo in die Runde, ich versuche schon seit einiger Zeit Xilinx bei der Synthese zu überreden einen std_logic (kein vector) mit einer Zahl zu multiplizieren. Ziel ist es, die Zahl abhängig vom Zustand der Leitung mit 0 oder 1 zu multiplizieren. Folgendes hab ich probiert:
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Da aber das Casting zu unsigned nur klappt wenn es ein vector ist, dacht ich mir, ich hänge noch eine Null davor. ergebnis <= to_integer(unsigned( '0' & datain(20) ))*3; Nur dann kommt der folgender Fehler: ERROR:HDLParsers:3329 - "..." Line ... Expression in type conversion to unsigned has 4 possible definitions in this scope, for example, SIGNED and UNSIGNED. Gibt es in diese Richtung irgendeine Lösung? Wenn nicht, werd ich die Berechnung wohl in zwei Takte aufteilen müssen und alle Leitungen mit einem if abfragen :(. Grüße und ein schönes Wochenende noch Bolle