Xilinx IO constraints werden ignoriert

Im Prinzip hat es doch recht.
Die OFFSET IN/OUT constraints beziehen sich auf ein Taktsignal an einem 
Eingangspin.

Die Constraints die Du brauchst, beziehungsweise die Verzögerungen, die 
Du unter Kontrolle bringen willst, beziehen sich aber auf den 
generierten 150 MHz Takt, der intern erzeugt wird, und der ebenfalls an 
einem Pin AUSGEGEBEN wird.
Es geht eigentlich darum, die Differenz zwischen den beiden 
Ausgangssignalen unter Kontrolle zu bringen.
Soviel ich mich erinnnere, eignen sich OFFSET IN/OUT constraints dazu 
nicht.

OFFSET klappt nur bei externen Takten: 
http://www.xilinx.com/support/documentation/white_papers/wp237.pdf Wenn 
ein DCM zwischen den FlipFlops und dem externen Takt hängt, kann ISE das 
in einigen Fällen auflösen, aber nicht immer.

Klaus Falser schrieb:
> Im Prinzip hat es doch recht.
>
> Die OFFSET IN/OUT constraints beziehen sich auf ein Taktsignal an einem
>
> Eingangspin.

Kleiner Einwand: Ich befasse mich selbst gerade mit einem solchen 
Problem und bin über folgende Passage gestolpert:

http://www.xilinx.com/support/documentation/white_papers/wp237.pdf

Seite6, unten "Figure 6: OFFSET IN Constraint with VALID Keyword" beim 
Bild:

• TIMEGRP DATA_IN OFFSET IN = 1 VALID 3 BEFORE CLK TIMEGRP
FF_RISING;
• TIMEGRP DATA_IN OFFSET IN = 4 VALID 3 BEFORE CLK TIMEGRP
FF_FALLING;

Beides ist benannt! Sehe ich das richtig, dass man das falling nur dann 
benötigt, wenn man auch Gruppen/Signale benutzt, die falling edges 
verwenden?

Michel schrieb:
> berndl schrieb:
>> Attribut im VHDL).
>
> wie?

Bei Xilinx:

1

attribute IOB : string;

2

attribute IOB of <signalname> : signal is "true";