sin² hinter ADC

Michael schrieb:
> Ich habe also angefangen und habe einen sequentiellen Multiplizierer
> gebaut
Warum selber bauen? In VHDL sieht eine Multiplikation so aus:
y <= a*b;
Und die Quadratur mithin
y <= a*a;

> 0 => 127     negative Werte
> 127 => 255   positive Werte
127 ist also mal positiv und mal negativ?

> Nun hatte ich die Idee, einfach das oberste Bit als Vorzeichenbit zu
> interpretieren
Ich würde einfach signed rechnen (macht ja Sinn mit einem negativen 
Wert), und vorher einen Wert von 127 (müssen das nicht 128 sein?) vom 
ADC-Wert abziehen...

> Nun möchte ich dieses Sinussignal digital quadrieren.

Wenn es nicht mehr als 8-10 Bit werden, passt der ganze Kram doch bequem 
in eine Lookup-Table rein. Bei Xilinx-FPGAs zB. in ein BRAM. Braucht 
keine Logik und ist auch noch schneller (fertig) als so ein 
Multiplizierer ohne dedizierte Logik (DSP/MUL-Blöcke).

Michael schrieb:
> dass die Multiplikation immer so viele Takte wie Bits benötigt
In einem halbwegs aktuellen FPGA braucht die komplette Multiplikation 
genau 1 Takt, denn da gibt es ja jede Menge Multiplizierer....

Michael schrieb:
> Also konvertiere ich die ADC-Werte durch Subtraktion mit 128 in
> signed... ok, muss ich mich belesen, wie das genau funktioniert und
> korrekt ist.
> Wie würdest Du das berechnen?
So ginge das:

1

    port (...

2

          x : in  std_logic_vector(7 downto 0);

3

          y : out std_logic_vector(7 downto 0);

4

          ...

5

          );

6

7

:

8

9

signal u : unsigned (7 downto 0);

10

signal s : signed (7 downto 0);

11

12

:

13

14

  u <= unsigned(x);

15

  s <= signed(u-to_unsigned(128,8));

16

  y <= std_logic_vector(s);

Aber (hmhm... räusper...) das Invertieren des MSB macht das selbe... 
;-)
(siehe die unteren beiden Zeilen im Screenshot der Simulation)

Michael schrieb:
> std_logic_vector bleiben kann. Ich finde diesen signed-Datentyp immer
> noch höchst umständlich, weil man nie sicher sein kann, wie dieser Wert
> nun interpretiert werden kann.

Genau anders herum ist es doch. Ein Vektor kann alles darstellen und der 
Nutzer muss sich um die Interpretation kümmern.

> Kann ich denn signed einfach so quadrieren und bekomme dann auch ein
> richtiges Ergebnis?

Na klar. Einfach Signed * Signed. Das Ergebnis ist dann zunächst mal 
doppelt so breit und kann wieder nach std_logic_vector zurück gecastet 
werden. Was ist daran kompliziert? Das sinnlose höchste Bit nach der 
Quadrierung kannst du ja dann mit resize wieder wegmachen. Ich weiß 
nicht, ob der Synthesizer erkennt, ob das Ergebnis ein Bit weniger 
braucht. Bei einer normalen Mul sagt er dir sogar (im Gegensatz zur 
Addition) wenn die Bitbreiten nicht stimmen.

Das Offset sollte so am einfachsten klappen:

adc_wert_scale <= signed(unsigned(adc_wert) - to_unsigned(128, 8));