VHDL und Modularität

Neugieriger Gast #2604415
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Hallo zusammen,

in der Microcontroller Welt verteilt man die Firmware in mehreren 
Modulen und Dateien.
Bei VHDL habe ich eben gelesen das man alles in einer Datei mit einer 
Entity schreiben muss.

Da das bei großen Projekte nicht sein kann, würde gerne wissen wie man 
das in der FPGA Welt macht? und wie wird da die Modularität realisiert?

Kann man in unterschiedlichen Dateien unterschiedliche Entitys 
entwicklen, und dann alles irgendwo hintereinander aufrufen!!!!


(P.s.: ich mache gerade die ersten Schritte bei VHDL, daher bitte um 
Nachsicht ;) )

Gruß
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Christian R. #2604435
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Selbstverständlich wird das modularisiert. Und du kannst eine Entity 
mehrfach instanziieren. Aufgerufen wird bei VHDL gar nix. Lös dich am 
besten komplett von dem Gedanken, VHDL sei eine programmiersprache. VHDL 
ist eine Beschreibungssprsache, mit der du texturell die Verdrahtung 
zwischen FlipFlops und Logik-Gattern beschreibst. Wie ein Schaltplan, 
nur als Text.
Umsteiger von Programmiersprachen haben es da meist besonders schwer.
Und merk dir Lothars goldene Regeln für Anfänger:
- Es gibt nur genau einen Takt im Design
- Das gesamte Design reagiert nur auf eine Flanke dieses Taktes
- Es gibt keine Variablen

Und von mir noch ein Tipp: Vergiss alles, was du über (for-)Schleifen 
kennst. Die machen in VHDL was gänzlich anderes, und als Anfänger 
brauchst du die nicht.
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Lothar M. Moderator (Firma: Titel) Persönliche Seite #2604593
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Neugieriger schrieb:
> und dann alles irgendwo hintereinander aufrufen!!!!
Hintereinander. Auweia.
Aufrufen. Autsch.
Lies nochmal jedes Wort, das Christian geschrieben hat und versuche, es 
zu verstehen. Als Tipp: das Lesen geht schnell.
Das Verstehen wird ca. 1 Monat (eher mehr) brauchen!

> Bei VHDL habe ich eben gelesen das man alles in einer Datei mit einer
> Entity schreiben muss.
Wo hast du das gelesen? Quellennachweise?

Als Tipp: Lies mal das Buch VHDL-Synthese von Reichardt&Schwarz...
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