Hallo nochmal,
ich merke dass es hier auch noch nicht allzu viel Erfahrung mit dem AXI
gibt. Um auf die Frage von Duke Scarrin einzugehen: Derzeit hat das
Design Slaves wie z.B. Interrupt_Cntrl, AXI_DMA_Ethernet,
Soft_Ethernet_MAC, LEDs, I2C, Dual_Timer_Counter, 2x UART, Downsampler,
FFT, etc.. Von einem Kollegen habe ich jetzt den Tipp bekommen (ähnlich
dem von Marcus Harnisch) logische Blöcke zu bilden und diese mit einer
core_io_logic an den AXI zu hängen. Über die core_io_logic kann ich ja
dann wieder die einzelnen user_logics aufrufen. Dadurch spare ich dem
Design ein paar Slave-Anbindungen.
Falls jemand noch eine andere Idee hat würde ich mich sehr über einen
Beitrag freuen.
Viele Grüße
PS: Ich sehe mich was den AXI Bus angeht noch als totaler Anfänger und
habe dies jetzt nicht generell auf FPGAs und VHDL bezogen. Aber ich habe
jetzt das erste uB-lasstige Design zu bewältigen.
PPS: Ich habe vielleicht auch vergessen zu erwähnen dass es sich hier um
den AXI-Lite handelt. Nicht dass es zu großen Missverständnissen kommt.