Unconstrained Arrays mit ModelSim simulieren

hallo zusammen,

kann mir jemand erklären warum ModelSim(v10.1a) mit folgendem Code nicht 
zurecht kommt?

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library ieee;

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use ieee.std_logic_1164.all;

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use ieee.numeric_std.all ;

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package image_stream_pkg is

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  -- Imagestream definieren

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  type t_streamdata is array(natural range <>) of unsigned(natural range <>);

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end package image_stream_pkg;

Es erscheint folgende Fehlermedlung:
# ** Error: ..image_stream_pkg.vhd(17): near "<>": syntax error
# ** Error: ..image_stream_pkg.vhd(20): VHDL Compiler exiting

Ich meinte, dass ModelSim ab der Version 10.1 unconstrained arraytypen 
unterstützt? Oder was mache ich falsch?
Das Design lässt kann ich unter Quartus 11.1 problemlos synthetisieren.

Kann mir jemand weiterhelfen?

Grüsse Marc