FF mit steigende und fallender Flanke

Doppelflanken-FlipFlops gibts nur direkt an den Eingängen, die 
DDR-Inputs. Intern gabs sowas beim CoolRunner II, um Energie zu sparen, 
nicht aber in FPGAs. Du kannst aber einfach 2 FlipFlops nehmen, eins auf 
falling_edge(...) und eins auf rising_edge(...) da wird der Clock auf 
dem CLB invertiert. zumindest bei Xilinx.

Sebastian schrieb:
> Ich weiß das man auch einen DCM benutzen kann, dies ist jedoch nicht
> möglich da der Clock nicht konstant ist.
Was ist das für ein Clock?
Woher kommt der?
Welche Frequenz (von bis)?
Was wird mit den Clock getaktet?

@  Lothar Miller (lkmiller) Benutzerseite

>> möglich da der Clock nicht konstant ist.
>Was ist das für ein Clock?
>Was wird mit den Clock getaktet?

AHHHHHHH!!! Denglisch soweit das Auge reicht! NEIEEEN!

Was bitte ist an dem gutem alten Wort "Takt" auzusetzen?

@  Sebastian (Gast)

>Ich habe ein externen Pulse beim dem ich die steigende und fallende
>Flanke sehr genau erkennen muss.

Warum?

>Zwischen der steigenden und fallende
>Flanke liegen 1.25ns.

Sind "schlappe" 400MHz 8-0

> Es ist jedoch kein CLK, da dieser Pulse sehr
>unregelmäßig kommt. Ich habe einen Zähler, den Zustand möchte ich
>Speichern, wenn der Pulse auftritt.

Also den Zeitpunkt dieser beiden Flanken speichern.

>Daher ein FF mit steigender und ein FF mit fallender Flanke. Das Problem
>ist nur wenn da ein Inverter dazwischengeschaltet wird. Ich weiß halt
>nicht wie groß die Durchlaufzeit von so einem Inverter ist. Ein
>Durchlaufzeit von 1ns oder 0.5ns ist dann schon zu viel.

Das ist in heutigen FPGAs eher im Bereich 0,1ns zu suchen, WENN man die 
richtigen Komponenten im FPGA nutzt.

MFG
Falk

Falk Brunner schrieb:

> AHHHHHHH!!! Denglisch soweit das Auge reicht!

Ich würde das "Eutsch" nennen. Passt besser zu "Autsch"! :-)
Gruss
Harald

Falk Brunner schrieb:
> Was bitte ist an dem gutem alten Wort "Takt" auzusetzen?
Ich habe nicht vom Clock angefangen, ich habe nur den Begriff 
weiterverwendet... ;-)
Schon Sebastian schrieb:
>> wird der Clock durch einen Inverter onertiert?

@  Sebastian (Gast)

>es wäre schön wenn Du auch ein Hinweis geben würdest welches Bauteil Du
>meinst.

Den intrinsischen Inverter der FlipFlops. Jedes FlipFlop kann je nach 
Konfiguration auf stiegende ODER fallende Flanke reagieren. Es gibt aber 
nur einen Takteingang am FlipFlop bzw. Slice. Also muss IM FlipFlop ein 
Inverter sein. Die genauen Zeiten muss man sich etwas mühsam aus den 
endlosen Timingzahlen des FPGAs rausziehen, steht meist nur indirekt 
drin. Aber da diese Method bei modernen FPGAs und Datenraten um 1Gbit/s 
und mehr erfolgreich angewendet wird, kann es nicht soviel sein. Zum 
Vergleich. Die DCMs arbeiten mit Inverterketten, um variable Delays zu 
erzeugen. Ein Schritt = 1 Inverter, und der liegt je nach FPGA-Familie 
im Bereich von 20-100ps. 8-0

>Meinst Du damit das der Inverter eine Durchlaufzeit von 0.1 ns besitzt?

Ja.

MfG
Falk