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VHDL Coding Style
Gast
#2708332
Moin, was haltet ihr davon innerhalb von VHDL-Submodulen ganze Datenstrukturen wie z.B. 2-D Arrays statt reiner std logic Vectoren über Ports rein- und rauszuführen? Absolut ok oder no-go? Wie sieht damit in großen Firmen aus? Oder auch records, oder arrays of records. Unbedingt. Das schöne an solchen "Kabelkanälen" ist, dass sie nur an einer einzige Stelle (Package) geändert werden müssen, wenn ein neues Kabel (sprich Signal) dazukommt oder gelöscht wird. Kein lästiges Ändern durch alle Instanzen... ;-)
Gast
#2708416
August schrieb: > Wie sieht damit in großen Firmen > aus? Kommt auf die Firma an. Tendenziell: je länger die im Geschäft sind, desto unflexibler mit den zulässigen Konstrukten. Duke
Gast
#2708683
Duke Scarring schrieb: > Kommt auf die Firma an. > Tendenziell: je länger die im Geschäft sind, desto unflexibler mit den > zulässigen Konstrukten. Wobei, wenn man nicht gerade den 'pointy haired boss' hat, es immer leichter wird (mit steigender Komplexitaet) die 'normalen' MA zu ueberzeugen es doch zu benutzen
Gast
#2708860
kommt drauf an welche asic tools das vhdl prozessieren soll
Gast
#2712011
>Oder auch records, oder arrays of records.
Wenn man Records verwendet, dann sollte man in den Modulen unbedingt In-
und Out-Records unterscheiden. Wenn man stattdessen beide Richtungen in
einem Record-Port zulässt (inout), dann muss man höllisch aufpassen!
Außerdem sollte man schauen, ob die tollen Array-Konstruktte sowohl vom
Simulator als auch von Synthese (und Chipscope, Reveal, Signaltap und
Kollegen) unterstützt werden. Was bringt es Dir, wenn alles im Simulator
kompiliert aber nicht synthetisiert werden kann...
Das Verwenden neuer Konstrukte hat nichts mit der Größe einer Firma zu
tun, sondern mit der Sturrheit alt Eingesessener ;-)
Autsch
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