[VHDL] Aufruf einer Prozedur mit konstanten Signalen

Anstelle von

1

signal DataIn : in std_logic(7 downto 0);

schreibst Du

1

constant DataIn : in std_logic(7 downto 0);

Damit kann man einen konstanten Wert übergeben.

Rudolph schrieb:
> AFAIK braucht's kein "signal",
Für DataOut sollte es schon ein Signal sein, für Clock kann es eines 
sein, und für DataIn sollte gar nichts definiert sein:

1

procedure writeData (

2

     DataIn : in std_logic_vector(7 downto 0);

3

     Clock  : in std_logic;

4

     signal DataOut: out std_logic )

5

 is

6

    [procedure body]

7

 end procedure;

Oder:

1

procedure writeData (

2

     DataIn : in std_logic_vector(7 downto 0);

3

     signal Clock  : in std_logic;

4

     signal DataOut: out std_logic )

5

 is

6

    [procedure body]

7

 end procedure;

Und ganz konsequent wäre dann, die Vektorbreite nicht explizit 
festzulegen:

1

procedure writeData (

2

     DataIn : in std_logic_vector;

3

     Clock  : in std_logic;

4

     signal DataOut: out std_logic )

5

 is

6

    [procedure body]

7

 end procedure;

Klaus schrieb:
> Was für einen Typ haben dann die Objekte ohne Angabe?
Was ist für dich "der Typ"? Die Typen sind alle immer definiert 
(std_logic und std_logic_vector). Allerdings ist das Verhalten evtl. 
unterschiedlich (Constant, Signal, Variable) und der std_logic_vector 
nicht im Bereich eingeschränkt.

Bronco schrieb:
> Was macht das denn für einen Unterschied, ob man den Parameter als
> Signal angibt oder nicht?
Es geht, oder es geht nicht.
Ein Eingangsport übernimmt wenn nichts spezifiziert wurde das Verhalten, 
der Ausgangsport muss zum angeschlossenen Typ passen.

Spiel einfach mal ein wenig damit rum:

1

library IEEE;

2

use IEEE.STD_LOGIC_1164.ALL;

3

4

entity ovlprod_top is

5

    Port ( di  : in  STD_LOGIC_VECTOR (7 downto 0);

6

           do  : out STD_LOGIC_VECTOR (7 downto 0));

7

end ovlprod_top;

8

9

architecture Behavioral of ovlprod_top is

10

11

  procedure tstovl (

12

    DataIn : in std_logic_vector(7 downto 0);

13

    signal DataOut: out std_logic_vector(7 downto 0) )

14

  is

15

  begin

16

    DataOut <= DataIn;

17

  end procedure;

18

19

signal s : std_logic_vector(7 downto 0) := "11001100";

20

signal u : unsigned(7 downto 0) := "11000011";

21

signal cs : std_logic_vector(7 downto 0) := "11001100";

22

signal cu : unsigned(7 downto 0) := "11000011";

23

24

begin

25

    tstovl("10110010",do);

26

    tstovl(std_logic_vector'("00001111"),do);

27

    tstovl(unsigned'("00001111"),do); -- geht nicht

28

    tstovl(s,do);

29

    tstovl(std_logic_vector(u),do);

30

    tstovl(u,do); -- geht nicht

31

    tstovl(cs,do);

32

    tstovl(std_logic_vector(cu),do);

33

    tstovl(cu,do); -- geht nicht

34

end Behavioral;

Klaus schrieb:
> Und bei VHDL? Da muss man wildeste Konstrukte verwenden, du um die
> vermurkste Sprachdefinition zufrieden zu stellen...
>
> Warum erfindet nicht endlich mal jemand eine HDL, on der einem nicht
> völlig unnötigerweise Steine in den Weg gelegt werden?

Immer langsam mit den jungen Pferden!
Nur weil eine Sprache nicht auf Anhieb das macht, das eine Anfänger im 
Kopf hat, heißt das noch lange nicht dass sie unklug definiert ist.
Da habe sich ein paar gescheitere Leute als wir den Kopf zerbrochen, 
aber sie hatten andere Prioritäten als Du.
Soll jetzt aber kein VHDL Sprach-Krieg hier werden, aber das 
VHDL-Bashing ging mir schon immer auf die Nerven....

Rudolph schrieb:
> AFAIK braucht's kein "signal",
>  procedure writeData (
>      DataIn : in std_logic(7 downto 0);
>      Clock  : in std_logic;
>      DataOut: out std_logic )
>  is
>     [procedure body]
>  end procedure;
>
> sollte gehen.

Sollte nicht gehen. Laut Recherche ist der default type constant, wenn 
man nichts angibt.

Bronco schrieb:
> Lothar Miller schrieb:
>> Für DataOut sollte es schon ein Signal sein, für Clock kann es eines
>> sein, und für DataIn sollte gar nichts definiert sein:
>
> Was macht das denn für einen Unterschied, ob man den Parameter als
> Signal angibt oder nicht?

Einen großen.
Vergiss nicht, dass VHDL eine Simulationssprache ist.
Signale sind in der Implementierung komplizierte Gebilde, weil sie einen 
zeitlichen Verlauf festhalten (müssen).
Für ein Signal kann man in der Prozedur dessen Attribute verwenden, z.B. 
DataIn'event. Das kann man bei eine Konstante z.B. nicht.

Klaus Falser schrieb:
> Sollte nicht gehen.
Geht auch nicht für einen Ausgang.

> Laut Recherche ist der default type constant, wenn man nichts angibt.
Ich vermute, dann legt es den Simulator auf die Nase, wenn veränderbare 
Werte angelegt werden. Der Synthesizer kommt aber damit klar und macht 
sinnvolle Harware...