Portierung vhdl

[Mattias (Gast)]

Hallo,
ich habe mal vor einiger Zeit eine Schaltung als Schaltbild für einen
XC9572 CPLD von Xilinx mit der ISE Web Software erstellt.
Der Projektnavigator erzeugt automatisch eine Datei mit dem Eintrag
"VHDL Funktional Model".
In dieser Datei ist die VHDL Beschreibung von meinem Schaltbild zu
sehen.
Da ich versuchen will die Funktion in einen CPLD von Lattice zu
programmieren, dachte ich mir, ich könne nun einfach diese Datei
hernehmen und mit dem ispLever den Lattice Chip programmieren. Nun
zeigt mir der Projektnavigator von Lattice aber viele Fragezeichen in
verschiedenen Blöcken dieser Datei an. Da ich mich in VHDL noch nicht
so gut auskenne, weiss ich nicht so richtig, was er nicht versteht.
Ich habe die Datei mal angehangen. An den Stellen "AND2"..."AND3"..
usw. steht im Navigator ein Fragezeichen.Ein Bild ist mit im Anhang.
Woran kann das denn liegen ???

Mattias

[Jörn (Gast)]

Wahrscheinlich haben die Gatter bei Lattice eine andere Bezeichnung und
IspLever kann mit den Komponenten AND2, AND3 usw. nichts anfangen.

[Thomas M (Gast)]

laß Dir ein .edf erzeugen und benutze das als Grundlage in Lattice.
Dann sollte Dein Design verarbeitet werden können.

Thomas

[Blubb (Gast)]

So programmiert man nicht. Man lagert profane AND-Verknüpfungen nicht in
externe VHDL-Dateien aus. Das ist völliger Blödsinn.

[Mattias (Gast)]

tschuldigung,
ich habe das nicht programmiert. Das ist code, der erzeugt worden ist.
Das mit dem .edf werde ich mal versuchen.
Wenn das nicht geht, muss ich es wohl erneut programmieren.

Mattias

[Blubb (Gast)]

Natürlich wurde der Code so vom Schaltplan-Editor erzeugt. Das liegt im
Prinzip der Sache, anders geht es schlecht. Aber wenn du VHDL richtig
lernen und anwenden willst bist du damit auf dem Holzweg. Stell dir vor
du müsstest jede AND-Verknüpfung in einer VHDL-Beschreibung
instanziieren. Das ist doch Overkill.

[Mattias (Gast)]

wie muss ich das .edf File erzeugen ???
finde keinen Verweis.

grübel, grübel ...

Mattias