Umgang mit CoreGen-Cores bei symbolbasierter Eingabe

Michael Gast #2800732
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Ich möchte/muss ein Design auf VHDL-Basis auf symbol basiert umstellen 
und habe mir dazu die Symbole der existenten VHDL Module, die als 
Komponenten eingebunden sind, erzeugt, um sie später grafisch zu 
verbauen.

Für Cores (*.xco), die vom CoreGen kommen, wird das aber nicht 
angeboten, d.h. ich erhalte keine Symbole, die ich platzieren könnte.

Wie geht man vor?

Muss ich wrapper bauen und die instanziieren?
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Duke Scarring Gast #2800908
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Michael schrieb:
> Für Cores (*.xco), die vom CoreGen kommen, wird das aber nicht
> angeboten, d.h. ich erhalte keine Symbole, die ich platzieren könnte.
Vielleicht fehlt das Häckchen bei den "Project Options"?

Michael schrieb:
> muss ein Design auf VHDL-Basis auf symbol basiert umstellen
Wer verlangt denn sowas?!?
Ich bin froh, wenn ich Xilinx-Schematic vermeiden kann...

Duke
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