Zuweisung von Shared Variablen

DuArte Gast #2893982
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Hi,

habe folgenden Code mit VHDL-2008 in Modelsim kompiliert und simuliert.
Wider meiner Erwartung ist der Ausgangsport Q undefiniert.

Kann mir jemand sagen, wieso Q nicht die Werte von vec widerspiegelt?

Grüße, DuArte



1
library ieee;

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use ieee.std_logic_1164.all;

3
use ieee.numeric_std.all;

4


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entity test_shared is

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port( Q : out std_logic_vector(3 downto 0) );

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end test_shared;

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architecture xyz of test_shared is

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signal clock : std_logic;

14
signal cnt : unsigned(1 downto 0) := "00";

15
shared variable vec : std_logic_vector(3 downto 0);

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begin

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19
Q <= vec;

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21
Clk: process

22
begin

23
  clock <= '1'; wait for 10 ns;

24
  clock <= '0'; wait for 10 ns;

25
end process;

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Count: block

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begin

30
  cnt <= cnt + 1 when rising_edge(clock);

31
end block;

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33


34
Share1: process

35
begin

36
  wait until clock='1';

37
  

38
  if cnt="00" then

39
    vec := "ZZZZ";

40
  end if;

41
end process;

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44


45
Share2: process

46
begin

47
  wait until clock='1';

48
  

49
  if cnt/="00" then

50
    vec := "1111";

51
  end if;

52
end process;

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56
end xyz;
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Duke Scarring Gast #2902796
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vec ist eine Variable und die hat kein Events. Q wird aber erst bei 
einem 'event vom Simulator aktualisiert.

Was willst Du denn eigentlich machen? Dein Code sieht recht 'akademisch' 
(um nicht zu sagen praxisfern) aus.

Duke
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Christian R. #2902832
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Soll das synthetisiert werden können? Die einzige mir bekannte Anwendung 
einer shared Variable ist die VHDL Beschreibung eines true dual ported 
RAM, der dann (Bei Xilinx) im BlockRAM gebildet wird. Da braucht man die 
shared Variable für die beiden Schreibzugriffe. Aber da muss man recht 
viel beachten, unter anderem die Reihenfolge der Zugriffe, da kommt 
nämlich verschiedes raus (read first, write first...).
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DuArte Gast #2905681
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Hi,

nein, es ist kein akademisches Stück. Es soll für ein Testbench-Modell 
verwendet werden, bei dem tatsächlich Shared-Variablen auf einen 
Ausgangsport gemappt werden sollen.

>>vec ist eine Variable und die hat kein Events
Woher hast du diese Erkenntnis?


VG, DuArte
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Duke Scarring Gast #2905743
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DuArte schrieb:
>>>vec ist eine Variable und die hat kein Events
> Woher hast du diese Erkenntnis?
Äh. Aus meiner VHDL-Grundlagenvorlesung vor x Jahren?!

Du kannst aber auch z.B. hier schauen:
http://www.nt-nv.fh-koeln.de/Labor/VhdlEasy/Kap3/k3.html#A1

1
* Variablen können während des Programmlaufs beliebig oft 

2
  neue Werte zugewiesen werden.

3


4
* Signale sind Variablen, die mit einer Ereignisliste kommunizieren,

5
  in der die sog. Transaktionen verwaltet werden.


DuArte schrieb:
> Es soll für ein Testbench-Modell
> verwendet werden, bei dem tatsächlich Shared-Variablen auf einen
> Ausgangsport gemappt werden sollen.
Dann bau einen Multiplexer in Deine Testbench ein.

Duke
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DuArte Gast #2905789
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Hallo Duke,

auf der FH-Köln-Seite steht, dass Signale mit einer Ereignisliste 
kommunizieren. Es steht dort nicht, dass Variablen nicht mit einer 
Ereignisliste kommunizieren. Also wie kommst du darauf?


VG, DuArte
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DuArte Gast #2905851
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Hallo Duke,


habe mal folgenden Test in Modelsim unternommen:

1
if variable_xy'event then

2
...


führt zur Fehlermeldung
1
Attribute "event" requires a static signal prefix.



Du hast also Recht. Danke für diese neue Erkenntnis, das war mir 
überhaupt nicht bewusst gewesen.

VG, DuArte
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