Problem bei Multilayer-Layout: Wenn ich versehentlich zwei Vias (die in der gemeinsamen Lage verbunden sein sollen) dicht nebeneinander setzte und kein Wire Track dazwischen zeichne, dann zeigt mir der DRC keinen Fehler an, auch wenn die Berührungsstelle viel zu dünnes Kupfer wäre. Gibt es eine Möglichkeit, sowas vom DRC erkennen zu lassen?
Gast
#2915045
Kenne mich zwar mit Altium nicht aus, aber "Leiterbahnbreite" müsste doch anschlagen.
"Leiterbahnbreite" wird nur bei Leiterbahnen überprüft. Hier liegt ja gerade der Fall vor, dass keine Leiterbahn da ist.
Gast
#2915434
Erstelle neue Clearance Rule (siehe Bild).
Angehängte Dateien:
-
Rule.png
(31 KB)
Michael S. schrieb: > Gibt es eine Möglichkeit, sowas vom DRC erkennen zu lassen? Wozu? Wie du selbst schreibst, sind die Vias doch in einer Zwischenlage verbunden und nicht auf die Verbindung in einer weiteren Lage angewiesen.
Gast
#2915793
Michael S. schrieb: > (die in der gemeinsamen Lage verbunden sein sollen) Michael H. schrieb: > ... sind die Vias doch in einer Zwischenlage verbunden Verbunden sein sollen ...
@Michael A., H. Himmel, gibt's hier viele Michaels (bin ja auch einer). War in meiner Generation echt eher ein Sammelbegriff. ;) @Michael A: Stimmt! @Ich: Aha, Du meinst also, ich soll berührende Vias einfach gar nicht zulassen und so eine saubere Track-Verbindung erzwingen, stimmt's ? Aus Platzgründen habe ich leider so ziemlich alle Vias so platziert, das läuft auf viel Änderungsarbeit hinaus. Es ist wohl aber der einzige Weg zu einem sauberen Layout. Ich mache es so! Vielen Dank! Michael S
Michael A. schrieb: > Michael S. schrieb: >> (die in der gemeinsamen Lage verbunden sein sollen) > > Michael H. schrieb: >> ... sind die Vias doch in einer Zwischenlage verbunden > > Verbunden sein sollen ... Ah, sorry, da hab ich dich missverstanden! Interessant... reichlich fieser Fehler!
Gast
#2916280
Es ist leider schon sehr lange her, dass ich mit Altium gearbeitet habe (5 Jahre?), aber erachtet Altium das Signal zwischen den beiden Vias tatsächlich als fertig geroutet?
Ja, leider. Ich schrieb: > Erstelle neue Clearance Rule (siehe Bild). Hallo nochmal, was auf den ersten Blick einfach aussah, stellt sich mir, nachdem ich es probiert habe, doch etwas komplizierter dar: Es wird auch jetzt kein Fehler gefunden. Grund: die berührenden Vias liegen auf dem selben Netz und dürfen sich daher berühren. Kann man das irgendwo ab- oder umstellen?
Gast
#2916455
Ja. Siehe Screenshot und achte auf "Any Net".
hmmm, das könnte interessant werden. Man kann zwar ein Hole to Hole clearance einstellen, allerdings weiss ich nicht, ob das bei dir greift, da sich die Löcher ja nicht berühren. Wenn ich das richtig sehe ist hier eine Verbindung von Kernloch zu Microvia gemeint... Evtl doch ein Fall fürs Altium Live Forum. Ich hab bisher so einen Aufbau noch nicht gehabt. Mein schlimmstes (mit Altium) waren Mikrovias, die gingen dafür aber problemlos.
Gast
#2916508
So etwas findet man mit dem eingabauten CAMTASTIC in den Ausgabedaten. - Layoutdaten in neues CAM-Dokument laden - Bohrdaten laden - Netzliste extrahieren Tools -> Netlist -> extract - Analysieren Analysis -> PCB Design Check/Fix Das Tool findet so etwas.
Ich schrieb: > Ja. Siehe Screenshot und achte auf "Any Net". Hey, danke! Das geht fast. Ich habe in meinem Layout Via-Stapel (gefüllte Microvias übereinander). Damit diese nicht auch erkannt werden, habe ich als zusätzliches Kriterium den Durchmesser (viasize) für das eine Via nach unten begrenzt.
Gregor B. schrieb: > So etwas findet man mit dem eingabauten CAMTASTIC in den Ausgabedaten. > > - Layoutdaten in neues CAM-Dokument laden > - Bohrdaten laden > - Netzliste extrahieren Tools -> Netlist -> extract > - Analysieren Analysis -> PCB Design Check/Fix > > Das Tool findet so etwas. Ich muss zugeben, mich mit CAMTASIC noch nicht weiter beschäftigt zu haben, ausser,dass ich mit Gerberfiles damit visualisiert habe (was ich mit anderen Tools lieber mache). Ich werd's mir 'mal ansehen, vielen Dank!
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